一种性能良好的高效CIC抽取滤波器的设计

针对传统CIC抽取滤波器性能和结构存在的问题,利用一个ISOP滤波器和余弦滤波器对CIC抽取滤波器的通阻带进行优化,使得CIC抽取滤波器幅频特性得到很好的改善.通过应用非递归结构和部分多相分解技术对CIC抽取滤波器的结构进行分解,得出一个能实现任意抽取因子的改进的CIC抽取滤波器的实现结构.最后的仿真表明:该设计方法使得CIC抽取滤波器性能得到改善,实现结构高效,在实际工程中有很大的应用价值.     

FIR数字滤波器的模块设计

本文提出并说明了用模块法设计有限长冲激响应滤波器的原理和方法，文中给出了算例，与其它方法比较具体设计简单、工程实用方便等特点。     

数字下变频中抽取滤波器的设计

数字下变频是软件无线电的关键技术之一,数字下变频的实现关键在于抽取滤波器的设计与实现.针对输入到数字下变频系统中的信号采样率很高的问题,选用积分梳状(CIC)滤波器与半带(HB)滤波器这两种比较特殊的滤波器来完成下变频采样速率的抽取以及信号滤波.通过比较分析影响CIC滤波器的特性参数,选取了优化CIC滤波器性能的一组参数,对其进行设计.为了减小了滤波器的采样点数,降低滤波器的成本,避免出现频率特性中的突跳,选用最优等波纹法设计HB滤波器.基于Systemgenerator的设计仿真与基于FPGA芯片的硬件设计,均可以有效地验证算法,但前者降低了实验成本,缩短了实验周期,而且设计更加实用.     

CIC 抽取滤波器的改进及其FPGA 的实现

为补偿传统CIC滤波器的通带衰减,提出一种改进型的CIC抽取滤波器,即在SCIC滤波器之后级联一个二阶多项式内插滤波器。基于硬件实现的要求,给出改进型CIC滤波器的FPGA高效实现原理图。仿真结果表明改进的CIC滤波器具有更好的通阻带特性。     

一种新型两通道时间交织高阶∑△调制器

为了减小两通道时间交织∑△调制器中系数失配引起的折叠噪声以及降低调制器实现电路的复杂程度,提出了一种新的两通道时间交织高阶∑△调制器.在传统调制器的噪声传递函数(NTF)中增加一个z为-1的零点,减小了NTF在高频处的幅值,从而减小了折叠到信号带宽内的噪声.以一个传统单通道单环4阶4位前馈分布型∑△调制器结构为原型,运用块数字滤波器基本原理以及时域等效的方法,得到了其两通道时间交织结构的实现电路.该调制嚣电路前3级的两个通道能够共享运算放大器,减小了有源元器件的数目.对包含了系数失配的调制器进行了建模和仿真,仿真结果表明,该两通道时间交织高阶调制器能够有效地抑制折叠噪声,提高了调制器的性能.     

基于虚拟仪器的FIR数字滤波器设计

虚拟仪器（Virtual Instrument,简称VI）是基于计算机的仪器,是现代仪器技术与计算机技术相结合的产物,代表着仪器发展的最新方向与潮流。LabVIEW是美国NI公司推出的一种基于图形化编程语言（又称G语言）的虚拟仪器软件开发平台。本文介绍了一种基于LabVIEW平台的FIR数字滤波器的设计方法与实例。     

一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法.采用基于快速滤波算法(FFAs)的并行滤波器结构,提高了滤波器的工作速度;并结合算法强度缩减技术,降低了硬件面积占用和功率消耗.实验结果表明,采用这种方法可以灵活处理综合的硬件面积占用和速度的约束关系,使设计达到最优.该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现.     

一种高速FIR数字滤波器的VLSI设计与实现

讨论了一种快速的FIR数字滤波器在VLSI中实现的设计方法。采用基于快速滤波算法(FFAs)的并行滤波器结构，提高了滤波器的工作速度；并结合算法强度缩减技术，降低了硬件面积占用和功率消耗。实验结果表明，采用这种方法可以灵活处理综舍的硬件面积占用和速度的约束关系。使设计达到最优。该方法适用于高速和硬件面积要求下的数字滤波模块的VLSI实现。     

基于MATLAB的FIR数字滤波器设计与仿真

数字滤波器是数字信号处理中的重要组成部分。数字滤波器分为有限脉冲响应数字滤波器(FIR)和无限脉冲响应数字滤波器(IIR)。介绍了利用窗函数设计FIR滤波器的方法，即根据给定的滤波器技术指标，确定有限长单位脉冲序列，通过选择滤波器的长度和窗函数，使其具有最窄宽度的主瓣和最小的旁瓣。并举例用MATLAB进行实现和仿真，指出基于Matlab环境下进行数字滤波器的设计简便易行。     

基于Matlab的FIR数字滤波器设计

滤波器设计是信号处理的核心问题之一,M atlab软件在多个研究领域都有着广泛的应用。介绍了基于M atlab环境下,用窗函数设计法实现FIR数字滤波器的设计,以及其与以前人们常用的设计方法的区别,并给出了设计实例。仿真表明,设计结果的各项性能指标均达到指定要求,设计过程简便易行。     

16位音频sigma-delta调制器设计(英文)

针对数字音频领域16bit精度、20kHz带宽的设计要求,以0.18μmCMOS工艺设计二阶单环的一位sigma-delta调制器,过采样率达256,采样频率达10.24MHz.调制器采用了全差分结构,由基于开关电容的积分器、时钟产生器及比较器等组成.仿真结果显示,该调制器的信噪失真比达94dB,动态范围达99dB.在1.8V电源电压下,整个系统的功耗为7.6mW.     

High precision voltage reference generator for 16-bit 100MS/s ADC

An output adjustable voltage reference generator for the 16-bit 100MS/s pipelined ADC is presented. An adjustable output voltage, fast-setting, high precision reference voltage buffer is designed by using current summing and floating current control techniques. In order to further improve the PSRR and reduce the output impedance, the push pull output and replica circuit structure is introduced. The prototype 16-bit 100MS/s ADC is fabricated by 0.18μm 1.8V 1P6M CMOS technology.Test results show that the voltage reference generator consumes an area of 1.3mm×2.0mm, and the power consumption is 23mW. The average temperature coefficient of the output voltage is 16×10^-6℃^-1 in the range of -55℃ to 125℃. The 16-bit 100MS/s ADC achieves the SNR of 76.3dBFS and SFDR of 89.2dBc, with 10.1MHz input at the full sampling speed, and it consumes the power of 300mW and occupies an area of 3.5mm×5.0mm.     

基于建立-向下偏转过程11-bit 1-MS/s逐次逼近型模数转换器的设计

采用0.35μm CMOS工艺设计了一款基于建立-向下(set-and-down)偏转过程11-bit1-MS/s的逐次逼近型模数转换器(SAR ADC),分析了电容网络的偏转过程。采用本文电容偏转过程的11-bit SAR ADC平均电容偏转能耗比传统的SAR ADC降低了81.25%,且单位电容的总数与传统SAR ADC相比也降低了50%。采用0.35μm 2P3M CMOS工艺对SARADC电路进行了版图绘制,版图尺寸约为705μm×412μm。后仿真结果表明,信号与噪声和失真比达到了66.6dB,有效精度达到了10.7bit。     

用于8位80 MS/s 模数转换器的增益数模单元电路

A high speed and medium accuracy multiplying digital-to-analog converter (MDAC) circuit optimization design is presented for meeting the requirements of the 8bit, 80MS/s pipelined analog-to-digital (A/D) converter. An optimized transmission gate is adopted to improve the linearity of the MDAC circuit. In view of the high gain two-stage operational amplifier, design method in wideband operational amplifier design optimization is proposed and the settling time and power consumption of operational amplifier can be effectively decreased In addition, an improved high speed dynamic comparator is used in this design Fabricated in a 1.8V 0.18μm CMOS process, this A/D converter with the proposed MDAC circuit achieves a signal to noise and distortion ratio (SNDR) of 54.6dB and an effective number of bits (ENOB) of 7.83bit with a 35MHz input signal at the 80MHz sample rate.