超高速模数转换器研究进展

光通讯、5G和毫米波通信等应用系统的快速发展对ADC的采样速率和输入信号带宽提出了更高的要求。受到功耗和工艺器件的限制,传统流水线型高速高精度ADC的采样速率和精度已接近瓶颈,无法满足高速通信系统的信号采样需求,需要更新颖的超高速ADC结构和设计技术。文章介绍了近年来超高速ADC在工艺和设计技术方面的研究进展,详细分析了近年来基于时域交织技术和FinFET工艺进行超高速ADC设计的研究成果和发展动态。     

AD9230在中频数字接收机中的应用

中频数字接收机对ADC有很高的要求,ADC的精度和转换速率必须足够高,以实现对中频信号的采样。AD9230是12位精度、最高速率达250MSPS的ADC芯片,可为一般中频处理系统提供足够的动态性能。对AD9230的主要原理功能进行了描述,对关键管脚进行了介绍,最后给出了基于AD9230的数字中频接收机工程应用实例,为基于AD9230的中频数字接收机设计提供了参考依据。     

高中频ADC应用中如何改善增益平坦度并保持动态性能

本文讨论了高速模／数转换器（ADC）前端信号调理中的变压器选择，阐述了如何合理选择无源元件，从而在较宽的输入频率范围内改善ADC的增益平坦度，而且不会牺牲ADC的动态特性。文中给出了变压器原级和次级匹配的差别，详细描述了中频至高频应用中高速ADC设计所面临的增益平坦度与动态范围的冲突问题。     

基于FPGA的中频AGC电路设计

传统数字自动增益控制（AGC）电路采用模数转换器（ADC）采集信号后进行信号处理得到幅值信息实现自动增益控制,此过程对采样速率和算法要求较高。为降低对ADC采样速率和后级信号处理算法要求,设计了一种采用高速比较器与数字器件（DAC＋FPGA/CPLD）实现的峰值检测电路,并将其应用在中频数字自动增益控制电路中,电路可以在1 MHz至60 MHz对信号进行自动增益控制,可以将峰峰值稳定在2±0.2 V范围。     

软件无线电宽带高中频采样的A/D特性分析

从软件无线电对宽带中频模数变换器(ADC)的要求出发,首先提出了一种以欠采样技术为基础的方案,并对宽带信号的采样率进行了计算;然后详细分析了地面反弹等因素对ADC器件性能的影响,给出了具体的分析结果,最后介绍了指标选取时需考虑的因素。本文的分析和结论对宽带中频采样的设计和器件选取有一定指导意义。     

基于AD9516的宽带高动态数字中频系统采样时钟设计与应用

数字中频系统中高速ADC、DAC对采样时钟有着很高的要求,对此设计了一种新的基于AD9516的CDMA2000数字中频系统采样时钟合成方案.本文在提出该数字中频系统硬件方案的基础上,介绍了AD9516芯片及其在本系统中的具体应用,给出了MCU与AD9516数据通信方式和芯片主要寄存器配置内容,且详细分析了时钟相位噪声和时钟抖动的测试方法.最终在对基于此时钟方案制作出来的数字中频系统PCB板仔细调试之后,测试了时钟相噪与抖动以及整个系统SNR,整体指标达到设计要求.     

24位ADC同时符合DC与AC规范

采样率数十兆以上的高速ADC多用于处，理连续信号的通信设备中，高速的流水线架构成全了这种器件速度的不断攀升。但应用市场的现实是——仅有速度是不够的．客户根据自己特殊的应用，往往会对高速ADC在分辨率、功耗，成本等方面提出更高的要求．而这三者与速度又是相互制约的关系。在提升速度和分辨率的同时．控制好功耗和成车，一直是高速ADC供应商的追求。     

中频信号接收与处理电路研究

介绍了一种中频信号接收与处理电路设计,在研究了中频信号带通采样理论的基础上,设计了一种基于ADC+FPGA+DSP结构框架的中频信号接收与处理电路,对ADC转换器电路、FPGA及外围电路、DSP及其外围电路以及电源模块电路的设计进行了详细介绍。该中频信号接收与处理电路可以实现125MSPS的采样速率,FPGA和DSP的采用为后续信号处理提供了强大的硬件支持。因此,该中频信号接收与处理电路具有较高的实用价值。     

采样时钟抖动、相噪与输出SNR关系研究

射频数字化技术是软件无线电接收机理想实现形式,并随着高速、高分辨ADC技术的飞速发展在雷达、通信、电子战领域得到了广泛的应用。由于采样时钟对射频信号的卷积效应和采样折叠效应,采样时钟的性能将直接决定输出信号的SNR。文章对射频数字化采样时钟抖动、相位噪声与输出SNR关系进行了研究、仿真和试验,给出了不同应用场合和需求下时钟对抖动、相位噪声的要求,可用于指导射频数字化采样时钟的设计。     

基于CDCM7005的时钟设计及其在数字中频系统中的应用

高速ADC、DAC对时钟质量的要求越来越高.对此介绍了一种基于时钟同步器与抖动清除器CDCM7005的低抖动时钟设计.并分析了时钟抖动对信噪比的影响及抖动的计算,介绍了在WCDMA数字中频系统中CDCM7005的具体设计应用,引入了SignalTap这种新的测试方法,最后测试了时钟性能,计算了时钟相位噪声、抖动值和ADC的信噪比,整体指标达到设计要求.     

高速ADC采集系统电路设计的考虑及分析

高性能ADC采集系统前端电路的设计及ADC本身固有的特点对系统性能的影响至关重要,优化高速采样系统设计取决于很多因素,包括应用性质、系统组成和ADC的结构,本文主要介绍了使用放大器或变压器作为ADC前端电路以及ADC芯片固有特点对系统性能的影响分析。     

基于16相快速滤波实现采样率4~8 GS/s中频信号预处理

在机载雷达或电子战接收系统对大带宽数字中频信号的预处理过程中,针对传统并行多相滤波方式存在FPGA乘法器资源消耗过多的缺陷,提出对并行多相分解系数进行快速滤波算法构建,实现高速ADC采样率在4~8 GS/s之间的数字下变频处理。即先将高速中频采样信号解析为并行32支路,再通过数字混频及2倍抽取将基带复信号的并行度降至16,最后基于短卷积算法构建的16相快速滤波架构,实现对高采样率、大带宽信号的数字下变频预处理。通过基于并行16相快速滤波算法的宽带数字下变频设计与应用,将FPGA乘法器资源降至传统并行多相滤波方式的32%左右,大幅节省资源并提升单片FPGA对多通道、高采样率中频信号的预处理能力。     

基于支撑矢量机的通信信号调制识别方法研究

提出了一种应用小波变换提取分类特征的基于支撑矢量机的通信信号调制识别方法。使用多个支撑矢量机分类器构成一个多类分类器用于多类信号的调制识别。在中频进行处理,不需要同步信息;利用支撑矢量机具有更好的推广能力,可以使用较少的训练样本。计算机仿真结果表明该方法可以很好地工作于信噪比变化范围较大的通信环境。     

航管应答机的中频数字化设计

提出了一种航管应答机的中频数字化设计方案,并详细论述了如何应用带通采样定理、正交相干检波理论实现接收信号的中频直接数字化,同时对高速模拟/数字变换器(ADC)、低通滤波器、基带信号处理等各主要功能模块进行了介绍,并给出了相关的计算和仿真.     

中频正交采样的设计与实现结果

为满足高性能信号处理技术要求，需要直接对中频信号进行采样来得到正交双路信号。设计了基于数字乘积检波器的中频正交采样系统的方案，采用ＩＭＯＳＡ１００来实现电路，并对实现结果进行了测试。文章还讨论了具体实现中的几个重要问题与现象，并与常规正交双路采样电路进行了对比分析，实验结果表明，数字中频正交采样完全可以满足高性能信号处理技术的要求。     

孔径抖动对中频采样系统信噪比影响的研究

孔径抖动对中频(或射频)带通采样系统信噪比的影响非常严重.理论上,尽管相同带宽的中频信号和基带信号可以用相同的频率进行采样,但中频采样受孔径抖动等因素的影响更大,其采样技术要求也更高.如果在中频采样系统中解决不好孔径抖动问题,很可能根本采集不到正确的信号.本文通过分析孔径抖动产生的原因,孔径抖动与ADC (模数转换器)的信噪比以及与被采样信号上限频率之间的关系,找出了由孔径抖动决定的被采样信号的上限频率与ADC模拟带宽之间存在差距的原因,并发现了过采样率与处理增益及孔径抖动之间的关系.最后,介绍了几项减小孔径抖动的具体措施.     

基于FPGA的高速电路设计与仿真

现代数字信号处理从视频扩展到了中频甚至射频,针对要求信号处理的处理速度越来越高、传输速率越来越快等特点,给出了一款使用高性能FPGA、DAC以及经先进的PCB设计工具设计、仿真的高速信号处理模块,实现了对高速信号的实时接收和处理。     

GSPS转换器宽带前端设计

正由于转换器技术的改进,准确(甚至在高速下)采样极高中频(IF)信号的要求也随之提高。这带来了两大难题:一个是转换器设计本身,另一个是将信号内容耦合到转换器的前端设计。即使转换器本身设计出色,前端设计也必须能够确保信号质量。高频高速转换器设计在当今的众多应用都有涉及,雷达、无线基础设施和仪器仪表更是推动了转换器的跨领域发展。这些应用要求使用分辨率在8至14位之间的高速GSPS转换器。     

基于FPGA的数字中频信号处理平台的设计与实现

随着通信系统对信号处理的要求不断提高,传统芯片难以满足高速处理的要求。 FPGA 以并行处理能力强、集成度高、可系统重构等特点得到了广泛应用。本文设计了以高性能 FPGA 为核心,具有嵌入式 ARM 的 SOC 功能,结合 CPLD、DSP、ADC 等技术,组合 SDRAM、 FLSAH 存储器等外围电路构建一款中频数字信号处理和数据处理平台。经工程实践验证,系统设计可靠、运行稳定。     

EV8AQ160型ADC在2.5 Gsps双通道高速信号采集系统中的应用

针对某高速实时频谱仪中的高速模数转换器(ADC)的应用,基于信号采集系统硬件平台,介绍了一种最大采样率可达5 Gbps的高速8位A/D转换器EV8AQ160。该器件内部由4路并行的ADC构成,各路ADC可并行工作也可交错工作。详细描述了EV8AQ160在交错模式下的工作原理,介绍了其在某双通道高速信号采集系统中的应用,给出了EV8AQ160与Xilinx公司Virtex-6 FPGA的接口设计方案以及系统结构框图,并用ISE的在线逻辑分析仪(ChipScope Pro)测试了ADC性能。把ADC输出的数据存储在DDR3中,然后进行FFT变换,进而分析ADC的信噪比及有效位数,实测表明整体指标达到设计要求。