| 开关级扫描设计方法研究 |
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| 引用本文： | 李少青.开关级扫描设计方法研究[J].计算机工程与科学,2001,23(5):77-79. |
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| 作者姓名： | 李少青 |
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| 作者单位： | 国防科技大学计算机学院 |
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| 摘 要： | 本文针对门级扫描设计存在的面积、速度和测试时间问题，给出了一种开关级扫描插入方法，较好地解决了门级扫描设计面临的面积和速度问题，改进了测试时间问题。该方法对门级扫描设计有指导意义。
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| 关 键 词： | 可测试性 扫描设计 CMOS电路 开关级电路 数字电路 计算机 |
| 文章编号： | 1007-130X(2001)05-0077-03 |
| 修稿时间： | 2001年3月18日 |
Research on Switch-Level Scan Design Methods |
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| LI Shao-qing,JP.Research on Switch-Level Scan Design Methods[J].Computer Engineering & Science,2001,23(5):77-79. |
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| Authors: | LI Shao-qing JP |
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| Affiliation: | LI Shao-qing JP9 |
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| Abstract: | This paper presents a switc h-level scan design method which solves the problems of area, speed and test ti me at the gate level.It is helpful in gate-le vel scan design |
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| Keywords: | testability scan design CMOS circuit VLSI |
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