| 固定延迟的流水线双精度浮点除法电路 |
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| 引用本文： | 周珍艮,郭立.固定延迟的流水线双精度浮点除法电路[J].微电子学与计算机,2008,25(5):84-87. |
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| 作者姓名： | 周珍艮 郭立 |
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| 作者单位： | 1. 中国科学技术大学电子科学与技术系,安徽,合肥,230026;铜陵学院电气工程系,安徽,铜陵,244000
2. 中国科学技术大学电子科学与技术系,安徽,合肥,230026 |
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| 摘 要： | 除运算采用泰勒级数展开,用5级流水线结构,查找表大小缩小为2.5kB,并获得固定延迟.FPGA综合结果表明,与其他设计电路相比,面积减小了33%.
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| 关 键 词： | 浮点 除法 泰勒级数 FPGA 固定 延迟 流水线结构 双精度 浮点除法 设计电路 Latency Fixed Precision Double 面积 结果 综合 FPGA 大小 查找表 泰勒级数展开 运算 |
| 文章编号： | 1000-7180(2008)05-0084-04 |
| 修稿时间： | 2007年6月28日 |
A Pipeline Double Precision Floating-Point Divider with Fixed Latency |
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| ZHOU Zhen-gen,GUO Li.A Pipeline Double Precision Floating-Point Divider with Fixed Latency[J].Microelectronics & Computer,2008,25(5):84-87. |
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| Authors: | ZHOU Zhen-gen GUO Li |
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| Affiliation: | ZHOU Zhen-gen1,2,GUO Li1 |
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| Abstract: | In this paper,we propose a fixed latency pipelined divider using modified Taylor-series expansion for floating point operations.The divider has 5 stages pipeline and its ROM only 2.5kB.Synthesize on FPGA,the proposed divider reduces chip area by about 33% than the other pipelined divider. |
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| Keywords: | floating point divide Taylor-series FPGA |
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