集成电路低峰值功耗研究 |
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引用本文: | 康跃明,刘建军,刘伟.集成电路低峰值功耗研究[J].世界电子元器件,2007(5):70-73. |
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作者姓名: | 康跃明 刘建军 刘伟 |
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作者单位: | 桂林电子科技大学计算机辅助测试教研室 |
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摘 要: | 随着手持设备的兴起和芯片对晶片测试越来越高的要求。内建自测试的功耗问题引起了越来越多人的关注,本文对目前内建自测试的可测性设计技术进行了分析。并提出了折叠种子优化降低节点峰值功耗模型,通过调整种子结构和测。试向量的相关性的办法来避免过高的SoC测试峰值功耗,采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低.从而大幅度降低节点的峰值功耗。实验结果表明。该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。
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关 键 词: | 峰值功耗 集成电路 内建自测试 测试向量 晶片测试 种子结构 测试应用 可测性设计 |
Research of IC Low Peak Power |
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