| 一种改进的测试芯片的设计方法 |
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| 引用本文： | 潘伟伟,张波,郑勇军,史峥,严晓浪.一种改进的测试芯片的设计方法[J].电路与系统学报,2013,18(2):331-336. |
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| 作者姓名： | 潘伟伟 张波 郑勇军 史峥 严晓浪 |
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| 作者单位： | 浙江大学 超大规模集成电路研究所 浙江杭州310027 |
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| 基金项目： | 国家"十一五"高端通用芯片科技重大专项基金资助项目 |
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| 摘 要： | 集成电路制造技术的不断进步,给缺陷定位带来巨大的挑战。传统的测试芯片和现有的可寻址的方法都无法满足当前缺陷快速准确定位的要求。本文提出了一种改进的可寻址测试芯片的设计方法:每个测试结构采用四端法连接以及单一的NMOS晶体管作为开关电路,以保证电性测量结果精确、电路设计的简洁以及面积利用率的进一步优化;并利用开关电路增加少量测试引脚,以方便物理缺陷定位的进行。该方法在110nm的CMOS工艺中得到应用。经过实际生产验证,实现了金属层断路等缺陷的定位,有效发现了该工艺中失效缺陷的成因,从而帮助实际的成品率实现快速提升。
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| 关 键 词： | 测试芯片 可寻址 失效分析 缺陷定位 |
An improved method for test chip design |
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| PAN Wei-wei
,
ZHANG Bo
,
ZHENG Yong-jun
,
SHI Zheng
,
YAN Xiao-lang.An improved method for test chip design[J].Journal of Circuits and Systems,2013,18(2):331-336. |
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| Authors: | PAN Wei-wei ZHANG Bo ZHENG Yong-jun SHI Zheng YAN Xiao-lang |
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| Affiliation: | (Zhejiang University,Institute of VLSI Design,Hangzhou 310027,China) |
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| Abstract: | |
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| Keywords: | test chip addressable failure analysis defect localization |
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