| 采用0.25μm CMOS工艺、适用于LVDS驱动器的高性能多相时钟生成器的设计 |
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| 引用本文： | 陈钰,洪志良,朱江.采用0.25μm CMOS工艺、适用于LVDS驱动器的高性能多相时钟生成器的设计[J].半导体学报,2001,22(8). |
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| 作者姓名： | 陈钰 洪志良 朱江 |
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| 作者单位： | 复旦大学电子工程系, |
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| 摘 要： | 提出了一种适用于LVDS驱动器的电荷泵锁相环(PLL)多相时钟生成器的设计方法，特别是在压控环形振荡器(VCO)设计中采用了高温度补偿和高电源抑制比的新技术，使得VCO的固定频率基本不受温度和电源电压变化的影响．采用UMC的0.25μm CMOS工艺模型，在Cadence的环境下用spectreS仿真器模拟，结果表明设计的PLL对于不同的PVT：SSS、TTT、FFF、SFS、FSF(头两个字母表示工艺变化引起的模型参数的变化，第三个字母表示系统工作条件：T为75℃，3.3V；S为125℃，3.0V；F为0℃，3.6V)，均能得到符合标准要求的7相时钟信号，其中VCO固定频率所对应的温度系数为32ppm/℃，电源反射比为0.2%/V．
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| 关 键 词： | 锁相环 多相时钟生成器 环形压控振荡器 温度补偿 电源抑制比 |
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