| 高速Reed-Solomon解码器及其FPGA的实现 |
| |
| 引用本文： | 李高志,陈健.高速Reed-Solomon解码器及其FPGA的实现[J].通信技术,2003(5):12-14. |
| |
| 作者姓名： | 李高志 陈健 |
| |
| 作者单位： | 上海交通大学电子工程系,上海,200030 |
| |
| 摘 要： | 提出了一种高速流水线型Reed-Solomon(RS)解码器,该解码器在Berlekamp-Massey(BM)原理基础上加以改进后更适宜用硬件描述语言(HDL)来描述并用FPGA来实现,时序仿真表明该解码器的最高时钟频率可达30MHz。对RS解码器的总体结构作了概述,并对校正子、乘法电路及改进的BM迭代作了较为详细的叙述。最后简单介绍了Xilinx的FPGA芯片的基本结构。
|
| 关 键 词： | Reed-Solomon解码器 现场可编程门阵列 Berlekamp-Massey算法 |
| 修稿时间： | 2002年11月7日 |
A High- Speed Reed- Solomon Decoder and Its Implementation in FPGA |
| |
| Li Gaozhi Chen Jian.A High- Speed Reed- Solomon Decoder and Its Implementation in FPGA[J].Communications Technology,2003(5):12-14. |
| |
| Authors: | Li Gaozhi Chen Jian |
| |
| Abstract: | |
| |
| Keywords: | RS decoder FPGA Berlekamp-Massey algorithm |
| 本文献已被 CNKI 万方数据 等数据库收录！ |
|
