| 高信噪比的VFC/DPLL数据采集装置 |
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| 引用本文： | 袁真.高信噪比的VFC/DPLL数据采集装置[J].电子测量技术,2001(1):46-48. |
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| 作者姓名： | 袁真 |
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| 作者单位： | 合肥工业大学 |
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| 摘 要： | 文中介绍了由VFC芯片鉴频，鉴相器（PFD）组成的数字锁相环路（DPLL）抑制噪声的原理和有关参数的选择和计算；讨论了由DPLL和微处理机结合组成的数据采集系统，信噪比改善的可能性。
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| 关 键 词： | 数字锁相环境 电压频率转换 单片机 数据采集装置 信噪比 |
A VFC/DPLL -in Data Acquisition Device With High S/N Ratio |
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| YUAN Zhen.A VFC/DPLL -in Data Acquisition Device With High S/N Ratio[J].Electronic Measurement Technology,2001(1):46-48. |
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| Authors: | YUAN Zhen |
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| Abstract: | This paper discussed the principle of reducting noise using DPLL(Digital Phase -locked loop) composed by VFC chips and PFD (phase - Frequency discriminator), selecting and calculating of relative parameters; Data acquisition system composed by DPLL and mcro-processor the possibility of improving S/N ratio are recommended. |
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| Keywords: | DPLL V/F conversion monolithic microcomputer |
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