| 一种新型混合信号时钟延时锁定环电路设计 |
| |
| 引用本文： | 朱曼子,刘伯安.一种新型混合信号时钟延时锁定环电路设计[J].微电子学与计算机,2007,24(3):154-157. |
| |
| 作者姓名： | 朱曼子 刘伯安 |
| |
| 作者单位： | 清华大学,微电子学研究所,北京,100084 |
| |
| 摘 要： | 给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。
|
| 关 键 词： | 延时锁定环(DLL) 电荷泵 数字鉴相器 压控延时线(VCDL) |
| 文章编号： | 1000-7180（2007）03-0154-04 |
| 修稿时间： | 2006-02-28 |
A New Mixed-mode Design of DCM Clock Delay Locked Loop |
| |
| ZHU Man-zi,LIU Bo-an.A New Mixed-mode Design of DCM Clock Delay Locked Loop[J].Microelectronics & Computer,2007,24(3):154-157. |
| |
| Authors: | ZHU Man-zi LIU Bo-an |
| |
| Affiliation: | Institute of Microelectronic, Tsinghua University, Beijing 100084, China |
| |
| Abstract: | |
| |
| Keywords: | delay-locked loop charge-pump digital phase detector voltage-controlled delay line |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ |
|
