| 静态时序分析在数字ASIC设计中的应用 |
| |
| 引用本文： | 陈敏,殷瑞祥,郭珞,曾爱华.静态时序分析在数字ASIC设计中的应用[J].重庆工学院学报,2005,19(8):51-55,62. |
| |
| 作者姓名： | 陈敏 殷瑞祥 郭珞 曾爱华 |
| |
| 作者单位： | 华南理工大学电子与信息学院,广州510640 |
| |
| 摘 要： | 主要介绍了静态时序分析在数字ASIC设计中的应用，描述了静态时序分析的基本原理和流程，并以I^2C总线设计为例，分析了对数字ASIC作静态时序分析中可能出现的问题，提出了消除虚假路径的实际方法．通过对全芯片进行静态时序分析，可以确认设计的准确性和可靠性，从而为设计流程中每一部分的工作取得sign—off提供可靠保证．
|
| 关 键 词： | 专用集成电路（ASIC） 静态时序分析（STA） I^2C 时序约束 虚假路径 |
| 文章编号： | 1671-0924（2005）08-0051-05 |
| 收稿时间： | 2005-03-04 |
| 修稿时间： | 2005年3月4日 |
The Application of Static Timing Analysis (STA) in Digital ASIC Design |
| |
| Chen Min;Yan RuiXiang;Guo Luo;Ceng AiHua.The Application of Static Timing Analysis (STA) in Digital ASIC Design[J].Journal of Chongqing Institute of Technology,2005,19(8):51-55,62. |
| |
| Authors: | Chen Min;Yan RuiXiang;Guo Luo;Ceng AiHua |
| |
| Abstract: | This paper introduces the application of static timing analysis (STA) in digital ASIC design, describes the basic principles and flows of STA, analyzes the possible problems in the STA analysis for digital ASIC with the design of I2C bus as an example, and puts forward the practical methods to eliminate the false path.Through the STA for the full chip, the veracity and reliability of the design can be validated, and the sign-off has been obtained for each part of the work in the design flow. |
| |
| Keywords: | Application Specific Integrated Circuit (ASIC) Static Timing Analysis (STA) I~2C timing constraint false path |
| 本文献已被 CNKI 维普 等数据库收录！ |
