| 一种降低DSP芯片总线功耗的设计方案 |
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| 引用本文： | 成嵩,王东琳,李立健.一种降低DSP芯片总线功耗的设计方案[J].计算机应用研究,2005,22(10):74-76. |
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| 作者姓名： | 成嵩 王东琳 李立健 |
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| 作者单位： | 中国科学院,自动化研究所,国家专用集成电路设计工程研究中心,北京,100080;中国科学院,自动化研究所,国家专用集成电路设计工程研究中心,北京,100080;中国科学院,自动化研究所,国家专用集成电路设计工程研究中心,北京,100080 |
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| 基金项目： | 国家自然科学基金资助项目（60473032） |
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| 摘 要： | 介绍了一种低功耗总线设计方案，在设计方案中提出了一种新的编码算法，并将其与一种低功耗译码器结合来降低总线的功耗。试验中选取了一些常用的DSP算法，结果证明这种方法可以有效降低DSP处理器中数据总线和地址总线的功耗，平均可达到对数据总线降低21.56 %和对地址总线降低40.29%。
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| 关 键 词： | SoC 总线 低功耗 |
| 文章编号： | 1001-3695（2005）10-0074-03 |
| 收稿时间： | 2004-11-12 |
| 修稿时间： | 2004-11-122004-12-26 |
A Low Power Design of DSP Processor Bus |
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| CHENG Song,WANG Dong-lin,LI Li-jian.A Low Power Design of DSP Processor Bus[J].Application Research of Computers,2005,22(10):74-76. |
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| Authors: | CHENG Song WANG Dong-lin LI Li-jian |
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| Affiliation: | (National ASIC Design Engineering Center,Institute of Automation, Chinese Academy of Sciences, Beijing 100080, China) |
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| Abstract: | A novel low-power bus design for DSP processor is presented in the paper. The design integrates a new bus encoding for low-power and bus-Invert code. The design is proposed that significantly reduce transition activity on data and address buses. The experiments demonstrate significant reduction in transition activity of up to 21.56 % in data bus and up to 40. 29% in address bus. |
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| Keywords: | SoC Buses Low Power |
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