| 银河TS-1微处理器的流水线 |
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| 引用本文： | 赵学秘,陆洪毅,王蕾,戴葵,王志英.银河TS-1微处理器的流水线[J].计算机工程,2003,29(5):142-143,F003. |
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| 作者姓名： | 赵学秘 陆洪毅 王蕾 戴葵 王志英 |
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| 作者单位： | 国防科学技术大学计算机学院,长沙,410073 |
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| 基金项目： | 国家“863”高技术研究发展计划项目(863-SOC-Y-3-2-1)，国家自然科学基金项目（69933030） |
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| 摘 要： | 银河TS－1微处理器是国防科技大学计算机学院自行设计的具有自主版权的32位嵌入式微处理器，参考标准DLX5级流水线设计了银河TS－1流水线核基本的指令处理通路和数据通路，并以此为基础提出了一种更为高效的6级流水线：取指，译码，操作数准备，ALU执行，数据获取，写回。此6级流水线与5级流水线相比，硬件开销增加很少，但加速比小于1．54。
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| 关 键 词： | 银河TS－1 微处理器 流水线 指令处理通路 数据通路 嵌入式微处理器 RISC |
| 文章编号： | 1000-3428(2003)05-0142-02 |
Pipeline Design for YH TS-1 Microprocessor |
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| ZHAO Xuemi,LU Hongyi,WANG Lei,DAI Kui,WANG Zhiying.Pipeline Design for YH TS-1 Microprocessor[J].Computer Engineering,2003,29(5):142-143,F003. |
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| Authors: | ZHAO Xuemi LU Hongyi WANG Lei DAI Kui WANG Zhiying |
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| Abstract: | YH TS-1 is a 32-bit embedded microprocessor designed by School of Computer, National University of Defense Technology. By referring to the standard DLX five-stage pipeline, the basic instruction processing path and datapath of YH TS-1 are designed. And beyond this, a six-stage pipeline: Instruction fetch, instruction decode, operand prepare, ALU, data access, write back are developed. In comparison with the five-stage pipeline, with a little hardware cost, a speedup about 1.54 is gained. |
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| Keywords: | RISC pipeline core Pipeline design Instruction processing path Datapath Embeded microprocessor |
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