基于VHDL语言的状态机设计 |
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引用本文: | 李琳.基于VHDL语言的状态机设计[J].计算机光盘软件与应用,2012(13):189+191. |
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作者姓名: | 李琳 |
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作者单位: | 武汉职业技术学院,武汉 430073 |
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摘 要: | VHDL语言是一种硬件描述语言,用于描述硬件的行为和结构。与软件编程语言被翻译成机器指令不同,VHDL语言是被翻译成数字电路结构,最终在可编程器件或专用集成电路ASIC中以电路结构的形式实现程序所描述的功能。在设计中,状态机是最典型、应用最广泛的电路模块,其在运行速度的高效、执行时间的确定性和高可靠性方面都显现出强大的优势。使用VHDL语言进行8路彩等电路设计,思路简单,功能明了,灵活性强。
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关 键 词: | 状态机 Mealy型状态机 VHDL语言 |
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