| ASIC中的异步FIFO的实现 |
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| 引用本文： | 梁晓莹 岳洪伟. ASIC中的异步FIFO的实现[J]. 微计算机信息, 2007, 23(1Z): 246-248 |
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| 作者姓名： | 梁晓莹 岳洪伟 |
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| 作者单位： | [1]广东女子职业技术学院,广东广州511450 [2]仲恺农业技术学院,广州510225 |
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| 基金项目： | 基金项目：广东省自然科学基金（04009469） |
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| 摘 要： | 绝大部分ASIC设计工程师在实际工作中都会遇到多时钟域设计的问题，多时钟域设计的一个难题是如何避免亚稳态的产生，异步FIFO是一种不同时钟域之间传递数据的常用方法。避免亚稳态问题及空满控制信号的产生是异步FIFO设计的两个关键。本文针对异步时序产生的问题提出了一种新的异步FIFO设计方案。用这样一个异步FIFO模块实现FPGA内部不同时钟系统之间的数据接口，它们之间不需要互相握手，只需跟接口FIFO模块进行交互就可以了，使设计变得非常简单和容易。此异步FIFO基于Altera公司的Cyclone系列实现的，采用VHDL语言设计，通过对设计进行简单的修改，即可用于各种不同的系统的设计，经过充分测试和优化，该异步FIF0运行稳定，占用FPGA内部资源也非常少。
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| 关 键 词： | 多时钟域 亚稳态 异步FIFO VHDL语言 |
| 文章编号： | 1008-0570（2007）01-2-0246-03 |
| 修稿时间： | 2006-09-252006-10-22 |
A Implementation of Asynchronous FIFO in ASIC |
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| LIANG XIAOYING YUE HONGWEI. A Implementation of Asynchronous FIFO in ASIC[J]. Control & Automation, 2007, 23(1Z): 246-248 |
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| Authors: | LIANG XIAOYING YUE HONGWEI |
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| Abstract: | |
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| Keywords: | multi-clock domain metastability asynchronous FIFO VHDL language |
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