| 8位RISC_CPU可测性设计 |
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| 引用本文： | 邢万,俞珍传,贺磊,陆锋.8位RISC_CPU可测性设计[J].微计算机信息,2009,25(5). |
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| 作者姓名： | 邢万 俞珍传 贺磊 陆锋 |
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| 作者单位： | 邢万,贺磊,XING Wan,HE Lei(江南大学信息工程学院,无锡,214122);俞珍传,YU Zhen-chuan(立信职教中心校江南大学信息工程学院,无锡,214122);陆锋,LU Feng(中国电子科技集团第58研究所江南大学信息工程学院,无锡,214122)
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| 摘 要： | 本文介绍了一款RISC_CPU的可测性设计,为了提高芯片的可测性,采用了扫描设计和存储器内建自测试,这些技术的使用为该芯片提供了方便可靠的测试方案.
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| 关 键 词： | 可测性设计 扫描单元 内建自测试 |
Design for Testability of 8 RISC_CPU |
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| XING Wan,YU Zhen-chuan,HE Lei,LU Feng.Design for Testability of 8 RISC_CPU[J].Control & Automation,2009,25(5). |
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| Authors: | XING Wan YU Zhen-chuan HE Lei LU Feng |
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