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| SoC测试中低成本、低功耗的芯核包装方法 | |
| 引用本文： | 王伟,韩银和,胡瑜,李晓维,张佑生.SoC测试中低成本、低功耗的芯核包装方法[J].计算机辅助设计与图形学学报,2006,18(9):1397-1402. |
| 作者姓名： | 王伟 韩银和 胡瑜 李晓维 张佑生 |
| 作者单位： | 1. 合肥工业大学计算机与信息学院,合肥,230009;中国科学院计算技术研究所先进测试技术实验室,北京,100080 2. 中国科学院计算技术研究所先进测试技术实验室,北京,100080 3. 合肥工业大学计算机与信息学院,合肥,230009 |
| 基金项目： | 国家重点基础研究发展计划(973计划);国家自然科学基金;北京市科研项目;中国科学院计算技术研究所资助项目 |
| 摘 要： | 提出一种SoC测试中新颖的并行芯核包装方法（parallel core wrapper design,pCWD）,该包装方法利用扫描切片重叠这一特点,通过缩短包装扫描链长度来减少测试功耗和测试时间．为了进一步减少测试时间,还提出了一种测试向量扫描切片划分和赋值算法．实验结果表明,针对ITC2002基准SoC集中d695芯片,应用并行包装方法和测试向量切片划分及赋值算法,能够减少50％的测试时间及95％的测试功耗． |
| 关 键 词： | SoC测试 芯核包装电路 不确定位 扫描切片 |
| 收稿时间： | 2005-11-01 |
| 修稿时间： | 2006-01-20 |
Wrapper Design for Low Cost and Low Power in SoC Test |
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| Wang Wei,Han Yinhe,Hu Yu,Li Xiaowei,Zhang Yousheng.Wrapper Design for Low Cost and Low Power in SoC Test[J].Journal of Computer-Aided Design & Computer Graphics,2006,18(9):1397-1402. | |
| Authors: | Wang Wei Han Yinhe Hu Yu Li Xiaowei Zhang Yousheng |
| Affiliation: | 1.School of Computer and Information, Hefei University of Technology, Hefei 230009 ;2.Advanced Test Technology Laboratory, Institute of Computing Technology, Chinese Academy of Sciences, Beijing 100080 |
| Abstract: | A novel parallel core wrapper design(pCWD) approach is presented in this paper for lowering test power by shortening wrapper scan chains and adjusting test patterns.In order to achieve good shift time reduction from overlapping in pCWD,a two-phase process: "partition" and "fill",is presented.Experimental results on d695 of ITC2002 benchmark demonstrate that about 50% shift time and 95% test power reduction can be achieved. |
| Keywords: | SoC test core wrapper don't care bits scan slice |
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