| 并行哈夫曼编码器的硬件设计与实现 |
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| 引用本文： | 倪泽峰,王振华,谭毅华,田金文,柳健.并行哈夫曼编码器的硬件设计与实现[J].微电子学与计算机,2002,19(10):66-68. |
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| 作者姓名： | 倪泽峰 王振华 谭毅华 田金文 柳健 |
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| 作者单位： | 华中科技大学图像信息处理与智能控制教育部重点实验室,武汉,430074 |
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| 基金项目： | 总装“十五”预研资助项目(41321090201) |
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| 摘 要： | 文章设计了一种并行编码的哈夫曼硬件编码器，它采用了流水线和并行编码方法，使得在一个时钟周期内可以编码一个字节的数据，在编码时显著降低了工作频率。文章给出了关键部分的实现方案并分析了实验结果。
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| 关 键 词： | 编码器 硬件设计 哈夫曼编码 数据压缩 并行编码 Huffman编码 |
| 修稿时间： | 2002年6月10日 |
Hardware Design and Implementation of a Parallel Huffman Coding |
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| NI Ze feng,WANG Zheng hua,TAN Yi hua,TIAN Jin wen,LIU Jian.Hardware Design and Implementation of a Parallel Huffman Coding[J].Microelectronics & Computer,2002,19(10):66-68. |
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| Authors: | NI Ze feng WANG Zheng hua TAN Yi hua TIAN Jin wen LIU Jian |
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| Abstract: | A new design of Huffman Coding Architecture is given in this paper, which uses pipeline and some kind of parallel coding structure. A byte can be coded in a single clock period. Consequently the coder can operate in higher speed. The core of implementation is given and analyzed. |
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| Keywords: | Huffman coding Data compression Parallel coding |
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