UWB系统中（解）交织器低复杂度的实现

提出一种低复杂度的（解）交织器现场可编程门阵列实现方法,采用Xilinx FPGA自带的双端口存储器,能有效降低FPGA资源的消耗,且输入位宽和输出位宽无需相同,适用于多带正交频分复用超宽带系统。实验结果表明,系统所占用的slices数目对于交织器和解交织器来说分别降低了46％和78％。     

H.264宏块选择的自适应算法研究

在视频编码的过程中,运动估计占据了举足轻重的地位.其性能优劣会在一定程度上决定了码流质量.采用16×16宏块能够提高压缩比,但容易产生方块效应,使用4×4宏块可以提高图像质量,但降低了压缩比。H.264视频压缩标准采用多模式运动估计,可以有效减少块匹配预测误差,但随着模式的增多,算法计算量成倍增加.为了克服这个困难,本文提出一种新的自适应的宏块划分和运动估计算法。这种分块算法在综合考虑图像本身特性在编码过程中,根据图像的各个部分运动程度不同而采用不同的分快策略,兼顾图像质量和处理开销。     

一个用于GSM的80dB动态范围Σ-Δ调制器

设计了一个用于GSM系统的Sigma-Delta调制器. GSM系统要求信号带宽大于200kHz，动态范围大于80dB. 为了能取得较低的过采样率以降低功耗，采用了级联结构（MASH）来实现，与单环高阶结构相比，它具有稳定及易于实现的优点. 设计工作时钟为16MHz，过采样率为32，基带带宽为250kHz，电路仿真可以达到最高82dB的SNDR和87dB的动态范围. 芯片采用SMIC 0.18μm工艺进行流片，面积为1.2mm×1.8mm. 芯片测试效果最高SNDR＝74.4dB，动态范围超过80dB，测试结果与电路仿真结果相近，达到了预定的设计目标. 芯片工作在18V电源电压下，功耗为16.7mW.     

1.8V电源电压81dB动态范围的低过采样率ΣΔ调制器

采用2 2 2级联全差分结构和低电压、高线性度的电路设计实现了高动态范围、低过采样率的ΣΔ调制器.在1.8V工作电压,4 MHz采样频率以及80 k Hz输入信号的条件下,该调制器能够达到81d B的动态范围,功耗仅为5 m W.结果表明此结构及电路设计可以用于在低电压工作环境的高精度模数转换中     

A low noise CMOS RF front-end for UWB 6-9 GHz applications

An integrated fully differential ultra-wideband CMOS RF front-end for 6-9 GHz is presented.A resistive feedback low noise amplifier and a gain controllable IQ merged folded quadrature mixer are integrated as the RF front-end. The ESD protected chip is fabricated in a TSMC 0.13μm RF CMOS process and achieves a maximum voltage gain of 23-26 dB and a minimum voltage gain of 16-19 dB,an averaged total noise figure of 3.3-4.6 dB while operating in the high gain mode and an in-band IIP3 of-12.6 dBm while in th...     

CMOS全差分超宽带低噪声放大器

文中给出了一个应用于超宽带射频接收机中的全集成低噪声放大器,该低噪声放大器采用了电阻并联负反馈与源极退化电感技术的结合,为全差分结构,在Jazz0.18μm RF CMOS工艺下实现,芯片面积为1.08mm2,射频端ESD抗击穿电压为1.4kV。测试结果表明,在1.8V电源电压下,该LNA的工作频带为3.1～4.7GHz,功耗为14.9mW,噪声系数(NF)为1.91～3.24dB,输入三阶交调量(IIP3)为-8dBm。     

宽带系统中载波频偏与采样频偏的联合估计

提出一种针对多波带正交频分复用系统中载波频偏与采样频偏的联合估计算法。为了在频偏较小时获得对噪声干扰足够的鲁棒性,用预偏转技术把频偏预旋转到一个较大的值作估计。该算法在频域处理3个连续相同的前导符,它对频率相关性I/Q失配和频率无关性I/Q失配都具有很好的鲁棒性。基于多波带正交频分复用超宽带无线传输系统的仿真结果,验证了提出的载波频偏和采样频偏联合估计算法的有效性。     

一种低密度奇偶校验码矩阵的设计方法

提出一种以硬件实现的各种条件为约束设计准循环的低密度奇偶校验码的校验矩阵方法,以简化硬件结构,采用行列交换及寻找最大平均环提升译码性能的方法。设计码长为1200的校验矩阵,对该矩阵的译码电路进行RTL实现,采用SMIC0.13μm标准CMOS工艺综合实现660Mb/s吞吐率,面积为3.1mm2,以该方法设计的矩阵可用于实现低复杂度的LDPC译码电路。     

一种用于低功耗流水线模数转换器的新型低电压运算放大器

本文提出一种新型适用于低电压的两级运算放大器。该放大器采用电平平移技术和电流镜镜像技术分别在第一级和第二级实现CLASS-AB偏置,在相同的电流消耗下,有效输入跨导相对传统的两级运放提高了一倍,从而实现了低功耗、大带宽、建立时间短的目标。采用嵌套米勒补偿技术和对称结构的共模反馈电路,运放在动态工作时可以达到很好的稳定性。在1.2伏的电源电压、0.18微米CMOS工艺下,该运放用于12位40兆赫兹采样频率的流水线模数转换器前端采样保持中,仿真结果显示,采样保持电路的无杂散动态范围达到95.7dB,总谐波失真-94.3dB,信噪失真比达到89.5dB,功耗仅为5.8毫瓦。     

适用于10/100Base-T以太网的低抖动频率综合器

设计了一种用于10/100Base-T以太网收发器的频率综合器电路.该电路自适应工作在10和100Mbps两种模式下,并能自由切换.电路采用cascode电流源、差分对称负载延迟单元等优化结构,使时钟输出具有良好特性,且能兼具DLL功能,同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟的需要,避免额外的功耗和面积.在一定测试环境下,晶振的cycle-cycle抖动σ约为25ps,输出时钟分频后的25MHz测试时钟信号的σ仅为22ps.测试结果表明,时钟发生电路具有良好的工艺稳定性和较强的抑制噪声能力,满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.35μm的标准CMOS工艺,电源电压为3.3V.