含主动耳蜗的人耳传声有限元模拟

采用外耳道、中耳、简化耳蜗耦合的有限元模型,模拟声压从外耳道传入耳蜗和耳蜗液体驱动基底膜振动的过程。耳蜗模型包含正交各向异性材料基底膜并考虑尺寸和材料性质沿长度的变化,在对柯蒂氏器进行微观力学分析的基础上,运用前馈模型实现耳蜗的主动机制。提出了外耳道声音激励与耳蜗主动机制联合作用下中耳和耳蜗响应计算方法,结果表明提出的模型实现了外耳道激励下基底膜位移与激励水平的非线性、基底膜频率选择特性等模拟。     

一种新型7.5GHz 3.4mA相位切换三模预分频器

提出了一种新型基于相位选择结构的三模预分频器,与传统结构相比,提供了更多可选的分频比和更宽的输出频率覆盖范围,同时不增加电路复杂度与功耗,可以应用于支持多种无线标准的超高频频率合成器.设计采用了TSMC 0.18μm Analog/RF CMOS工艺,电源电压2.0V.仿真结果表明,电路最高工作频率为7.5GHz,最大电流消耗小于3.4mA.     

射频芯片内DCXO的晶体振荡主电路设计

描述了一种射频芯片内数控晶体振荡器(DCXO)的振荡主电路设计,以Deep-N-Well CMOS工艺的PMOS为主工作管,采用Santos(改进Colpitts)结构、非对称差分式振幅控制环,避免了因Vt依赖工艺与温度等而产生的可靠启振问题.该10MHz DCXO振荡器主电路,采用TSMC Mixed/RF 0.18μm CMOS工艺,在2V电源电压下,仿真得到输出特性为:振幅峰峰值0.8V,平均电流2.9mA,相位噪声-140dBc/Hz@1kHz,-173dBc/Hz@1MHz,启动时间约2.8毫秒,可作为DCXO核心振荡模块.     

一种可重构带通复数滤波器及改进的无源补偿

本文介绍了一种用于多模多频全球卫星导航系统(GNSS)射频接收器的5阶、切比雪夫1型有源滤波器。其中,一种改进的无源补偿技术被用于消除积分器相位误差的影响,从而保证在不同条件下的频率响应带内平坦度。滤波器以6dB为步长,实现0～42dB增益调节范围,中心频率可在6.4MHz和16MHz两种模式间切换,带宽可在2MHz至20MHz间配置,频率校准精度在3%以内。电路使用0.18um CMOS工艺实现,在1.8V电源电压下工作,消耗电流7.8mA,片上面积为0.4mm^2.     

适合于多吉赫兹应用的0.5 V CMOS cascode低噪声放大器设计

本文介绍了适用于低功耗无线通信的0.5 V 多吉赫兹CMOS cascode 低噪声放大器设计。通过对传统cascode结构进行直流分离,去除了因堆积MOS管导致的工作电压限制。同时,采用正向体偏置技术,cascode结构低噪声放大器能工作在0.5 V供电电压。文章研究了电路设计细节和射频性能。为验证研究结果,采用台积电0.18微米射频工艺的0.5 V 5.4吉赫兹低噪声放大器被设计,制造出来并进行了测量。测量结果表明,该低噪声放大器在0.5 V工作电压下工作电流为5毫安,其增益为9.1分贝,噪声系数为3分贝,输入三阶交调点为-3.5 分贝毫瓦。通过和那些已发表的cascode低噪声放大器比较,本文的低噪声放大器具有工作电压低,功耗低而射频性能相当的特点。     

一个单通道10位160兆每秒的逐次逼近式模数转换器

This paper demonstrates a single-channel 10-bit 160 MS/s successive-approximation-register （SAR） analog-to-digital converter （ADC） in 65 nm CMOS process with a 1.2 V supply voltage. To achieve high speed, a new window-opening logic based on the asynchronous SAR algorithm is proposed to minimize the logic delay, and a partial set-and-down DAC with binary redundancy bits is presented to reduce the dynamic comparator offset and accelerate the DAC settling. Besides, a new bootstrapped switch with a pre-charge phase is adopted in the track and hold circuits to increase speed and reduce area. The presented ADC achieves 52.9 dB signal-to-noise distortion ratio and 65 dB spurious-free dynamic range measured with a 30 MHz input signal at 160 MHz clock. The power consumption is 9.5 mW and a core die area of 250 ×200 μm^2 is occupied.     

GPS接收机中的下变频混频器的设计与实现

本文设计了一个应用于GPS接收机的下变频混频器。该混频器的RF,LO,IF信号的频率分别是1．576GHz,1．572GHz和4MHz。混频器的供电电压为3V。基于SMIC0．18μm CMOS RF工艺模型,采用Cadence SpectreRF仿真器进行仿真,取得的转换增益（conversion gain）为15．19dB,噪声系数（NF）为16．5dB,三阶输入交调点（IIP3）为-0．535dBm,消耗的DC电流为5．4mA。混频器的版图总面积为420μm×220μm。提取寄生参数,后仿真的结果为：转换增益为15．66dB,NF为17．53dB,IIP3为-3．2dBm,消耗的DC电流为5．3mA。     

一种6GHz 831μA除以10/11双模分频器

本文基于目前流行的TSPC高速电路,利用状态机原理提出了一种可实现任意分频比的射频双模预分频器电路;并且提供了分频比为10/11的具体实现电路。在这个除以10/11分频器当中,基本的D触发器单元采用了目前流行的高速TSPC与E-TSPC结构,同时具备低功耗和高输入频率的特点。电路采用SMIC0.18μ mRFCMOS工艺,利用Cadence Spectre仿真显示,采用1.8V电源电压供电,环境温度为27℃时,最高的工作频率可达到6GHz,此时整个分频器消耗的电流仅为831μA。     

低中频GPS接收机中低通滤波器的设计与实现

采用SMIC0．18μm工艺,实现了一个截止频率可调谐,带品质因数（Q值）补偿的五阶巴特沃兹低通滤波器,截止频率在9MHz,50MHz处抑制在70dB以上,通带增益变化在0．3dB以内,面积0．4mm^2,功耗12mW。此低通滤波器已经成功地应用在GPS低中频接收机中。     

应用于USB2.0的CMOS锁相环设计

以应用于USB2.0接收端的480MHz锁相环作为设计实例,阐述了锁相环集成电路设计的要素,给出了模块设计思路和仿真波形,并比较了集成电路和印制板电路锁相环的设计方法,展示两种设计思路上的共性和差异.