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宽带数字接收机的高效FPGA设计 总被引:1,自引:0,他引:1
在FPGA中实现了一种高效的宽带数字接收机,采用坐标旋转数字计算机算法实时产生数控振荡器数据,提高了接收机设计的灵活性。二次变频的接收机结构和四倍抽取的多相滤波结构减少了接收机的运算量,降低了接收机的资源消耗。FPGA中的仿真结果证明了该方法的高效性和实用性。 相似文献
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PCM/FM遥测系统中用于去除多谱勒频率和载波频偏的新方法 总被引:1,自引:0,他引:1
本文首先分析了均匀采样二阶DPLL(Digital Phase-Locked Loop)误差传递函数的特性,并基于均匀采样二阶DPLL误差传递函数的高通特性提出了脉冲编码调制/调频(PCM/FM)遥测系统中用于去除多谱勒频率和载波频偏的新方法;然后给出了设计实例和相应的计算机仿真结果;最后给出了有效的实现方法。计算机仿真结果表明,基于均匀采样二阶DPLL误差传递函数的高通特性用于去除多谱勒频率和载波频偏的方法是可行的。 相似文献
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频率合成器称为电子系统的"心脏",直接数字频率合成器(DDS)相对于传统的频率合成技术具有很明显的优点。然而,存在着输出频率有限、输出杂散严重的问题。用FPGA实现DDS受制于芯片本身运行速度和功耗的影响,因此,基于FPGA实现高速、低功耗的DDS具有重要的意义。主要设计了一种并行DDS结构。相位累加器采用四路并行,并在每一路采用两级流水线结构提高寻址速度。通过查找表与类似于坐标旋转数字计算(CORDIC)算法的角度旋转方法相结合实现相幅转换。最后,采用多相结构实现四路并行输出,得到约-120dB的无杂散动态范围(SFDR)的正交波形。四路并行结构相对于单路DDS,输出信号频谱带宽提高了四倍。 相似文献
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为解决现有采集存储系统不能同时满足高速率采集,大容量脱机且长时间持续存储的问题,设计了一种基于SATA硬盘和FPGA的数据采集和存储方案。本设计由AD9627转换芯片,Altera Cyclone系列FPGA,JM20330串并转换双向桥接芯片完成硬件架构,由Verilog HDL语言编程实现软件架构,直接使用FPGA编程实现数据的多通道分配和磁盘阵列控制,分时处理A/D芯片采集到的高速率大容系量数据,再由串并转换芯片将目标数据存入串口SATA硬盘。实验结果表明,在150 MHZ的采样频率下,设计前端对中频10 MHz、带宽10 MHz的线性调频信号进行高速数据采集,设计后端能将采得的高速并行数据进行脱机、高速的大容量数据存储。与以往数据采集存储统相比较,基于FPGA的SATA硬盘数据采集存储技术,缩短了专用SATA硬盘控制器的开发周期,减轻了系统内部的存储压力,提升了数据的存储速度,安全性和强抗干扰性,实现了长时间、大容量的数据存储。 相似文献
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对软件无线电接收机中数字下变频理论进行深入分析,提出了一种基于多类滤波器级联技术的DDC实现方案。采用疏状滤波器、半带滤波器和整形FIR滤波器级联实现数字下变频的抽取滤波,有效减少了乘法器和加法器需求及滤波器阶数,高效实现了数字下变频,达到了系统的设计要求。最后将该技术与传统的FIR滤波方法进行对比,进一步说明其可行性和优越性。 相似文献
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模拟误差是制约混合滤波器组信号重构精度的主要原因,如何降低由模拟误差导致的分解滤波器组系数误差成为了首要问题。引入过采样技术,研究在不同过采样率下8通道混合滤波器组的性能,寻找到过采样率最优值约等于7%。在不同模拟误差下对基于过采样的混合滤波器组的性能进行仿真,结果表明,原型结构和双阶型结构的混叠值相近,但后者对模拟误差的敏感度比前者大。信号重构阶段,在最小二乘法的基础上采用频带加权法进行误差校准。在1%模拟误差内,采用7%过采样率的原型混合滤波器组相比无过采样,平均混叠值下降了约50 dB,最大混叠值下降了约94 dB。仿真验证了引入过采样的有效性。 相似文献
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本文利用高速高精度数据采集、数字下变频DDC(Digital Downconversion)CORDIC(Coordinate RotationDigital Computer)数字鉴相、一阶差分鉴频和均匀采样二阶数字锁相环DPLL(Digital Phage—Locked Loop)去除多谱勒频率和载波频偏等技术完成了2MHz码速率10.7MHz中频频率的PCM/FM遥测中频数字化接收机设计,并给出了实现系统接收线性动态范围和不同输入信噪比条件输出信号波形的测试结果。测试结果表明,设计系统的接收线性动态范围可达50dB以上,而在输入信噪比≤7dB的情况下设计系统还可以正常工作。 相似文献