AES中S盒的面积、功耗与安全性分析

研究了高级加密标准(AES)中不同结构S盒实现的面积、功耗与安全性因素,为资源受限和安全性要求高的嵌入式加密应用场合提供了设计参考依据.基于仿真工具和0.25 μm,1.8 V工艺库,完成了包括查找表(LUT)、有限域分解(GF(24))、译码交错编码(DSE)等在内的5种S盒结构设计.基于功耗分析攻击,引入了S盒的功耗比率-相关系数积作为安全性指标.仿真结果表明GF结构S盒具有面积小、安全性高等特点,而DSE结构S盒具有极低功耗特性.     

Dynamic inhomogeneous S-Boxes in AES： a novel countermeasure against power analysis attacks

Substitution boxes (S-Boxes) in advanced encryption standard (AES) are vulnerable to attacks by power analysis. The general S-Boxes masking schemes in circuit level need to adjust the design flow and library databases. The masking strategies in algorithm level view each S-Box as an independent module and mask them respectively, which are costly in size and power for non-linear characteristic of S-Boxes. The new method uses dynamic inhomogeneous S-Boxes instead of traditional homogeneous S-Boxes, and arranges the S-Boxes randomly. So the power and data path delay of substitution unit become unpredictable. The experimental results demonstrate that this scheme takes advantages of the circuit characteristics of various S-Box implementations to eliminate the correlation between crypto operation and power. It needs less extra circuits and suits resource constrained applications.     

基于混沌优化算法的软硬件划分

针对软硬件协同设计中的关键问题——软硬件划分，提出一种基于混沌优化的划分算法．首先，使用有向无环图对嵌入式系统建模，得到软硬件划分优化系统的目标函数．然后，采用逻辑斯蒂映射产生混沌序列，并将此序列映射到划分系统的模型空间，利用混沌序列的遍历性，将粗搜索和细搜索相结合，分两阶段搜索模型空间目标函数的最优解，有效避免搜索过程陷入局部最小，并且使算法搜索时间大幅度降低．和模拟退火软硬件划分技术对比的实验结果表明，选取适当的算法参数，采用混沌优化算法能够以更快的搜索速度得到更好的软硬件划分结果．     

应用于泛在计算的认证电路

分别采用高级加密标准(AES)、无线局域网认证和保密基础密码算法(SMS4)以及散列函数(SHA-1)实现了用于泛在计算的认证电路.在考虑吞吐率条件下,定义能耗变量来衡量不同的电路实现对功耗的优化效果,在此基础上分析了AES中不同结构S盒的影响以及SHA中改进迭代的方法.上述电路采用0.25 μm 1.8V CMOS工艺实现,比较了不同认证电路的面积、吞吐率和能耗特性,结果表明:对AES电路进行简单的优化即可使其具有低能耗、高吞吐率的特性,因此更合适作为泛在计算中的认证电路.     

用于无线传感器网络的AES协处理器设计

在讨论高级加密标准(AES,advanced encryption standard)的算法、电路实现的基础上,通过功耗、面积和速度的折衷完成了用于无线传感器网络的AES协处理器设计.重点讨论了实现设计中面积和功耗优化的问题.采用加密解密复用设计,减小了设计面积.通过分析功耗的瓶颈,采用低功耗的S盒设计和减小组合电路无效翻转的方法进行功耗优化,并给出了功耗仿真的结果.该设计能达到非常快的处理速度,数据率可达到每时钟周期1.33 byte.     

针对高级数据加密标准的最大差分功耗分析

在讨论AES功耗模型的基础上,提出了一种新的最大差分功耗攻击(MDPA)的方法.算法对被攻击的部分明文用猜测的密钥进行变换,采用差分的方法去除噪声,比较由变换后的明文和正确密钥产生的一组功耗值,通过寻找最大功耗值得到正确的密钥.采用MDPA方法和相关功耗分析的方法对AES进行了仿真攻击实验,结果证明了本文所提方法的有效性,同时也显示MDPA方法能够以合理的攻击代价显著增强相关功耗分析攻击的效果.     

一种基于FPGA的真随机数生成器的设计

针对当前真随机数生成器(TRNG)中存在资源开销大、可移植性差的问题,设计了一种利用数字电路时钟抖动以及相位漂移工作的TRNG.TRNG以多组反相器振荡环路作为随机源,使用线性反馈移位寄存器(LFSR)实现后处理.在Xilinx Spartan3平台的测试实验中,探讨了振荡环数目、采样频率等设计参数对TRNG输出结果的随机特性的影响.测试结果表明这种基于多组振荡环结构的TRNG产生的随机序列安全可靠.由于仅使用了普通逻辑单元,使得该TRNG能快速移植到集成电路设计流程中,缩短了开发周期.     

复合域算法的AES S盒电路实现

提出一种基于复合域算法的全定制AESS盒架构，采用传输门逻辑实现了精简的、低功耗数据通道电路．在数据通道中插入异步握手电路控制的锁存器以控制信号抖动的传播，达到降低整个S盒功耗的目的．利用插入随机延时链的方法提高了S盒的抗差分功耗分析能力．在0．25μm CMOS工艺下的S盒电路版图后仿真结果表明，本S盒电路具有低功耗、高安全性的优点，并保持复合域S盒电路所具有的面积小的特点．     

平板显示器中定标器的时序约束条件

在分析平板显示器中的定标器系统结构的基础上,提出了三个时序约束条件：定标器输出的显示帧速率必须和输入的帧速率一致;异步FIFO不能上溢和下溢;Line Buffer不上溢和下溢,并推导了相应的公式．当满足这三个约束条件时,定标器中的FIFO和行缓冲区不会上溢或下溢,显示帧与输入帧同步,解决了定标器的时序问题．用硬件描述语言对定标器芯片进行了仿真,结果显示,每一行的数据输入结束时间早于数据读出结束时间,同时这两者的时差小于输入数据时间,输入行数与输出行数始终相差5行左右,小于行缓冲区的行数,很好地验证了提出的理论．     

手持设备中图形加速引擎BitBLT的设计

在讨论手持设备中图形加速引擎BitBLT的功能、结构、电路实现的基础上,重点阐述了实现设计中总线宽度、多时钟设计、显示存储器仲裁逻辑、颜色扩展的实现等关键问题,通过对速度、功耗和面积等因素的优化处理和折衷考虑完成了图形加速引擎BitBLT设计,并给出了逻辑仿真及FPGA验证的结果．该设计采用流水线处理结构,能达到非常快的处理速度,数据处理速率可达到1 byte/时钟,同时进行了功耗优化．