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分析了时延和可布性的关系, 提出了一个多步的布局算法来优化这两个目标. 首先, 时延驱动的布局算法找到一个全局最优解. 在第二步中, 本算法在保证不破坏时延特性的基础上提高芯片的可布性. 这个算法已经实现, 并且对若干实际电路进行了测试. 结果表明应用本布局算法最大时延值能够下降30%, 并且第二步中在保证时延值不变的情况下, 最大拥挤度下降10%. 相似文献
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