基于虚拟可重构平台的时序电路演化设计

目前,电路进化设计是演化硬件研究的主要方向之一。而时序电路由于存在反馈环不便于进行电路描述和软件仿真。文中对时序电路的演化设计方法进行了改进,提出了专门针对时序电路演化的虚拟可重构平台,建立起电路编码与HDL代码的映射关系。应用TEXTIO和MATLAB来辅助仿真测试过程,使测试向量数量巨大、难以处理的问题得到很好地解决。最后调用ModelSim完成了FSM的演化实验。实验结果验证了基于此平台演化时序电路的可行性和有效性。     

基于FPGA的DES掩码算法硬件设计与实现

随着FPGA芯片在安全领域上的广泛应用,有关FPGA密码芯片的抗DPA研究也越来越受关注,但目前的研究成果大多针对智能卡的安全防护.针对功耗分析技术的特点及关键技术,特别是DPA技术进行研究,提出了具体的改进防御方法.使用硬件描述语言VHDL在现场町编程门阵列(FPCA)上实现具备加密/解密功能的DES核,采用掩码方法对DES硬件结构进行改进,通过仿真和实验进行功能验证,改进的加密算法结构性能符合要求,在理论上具有抗DPA攻击的能力.     

集成电路电磁辐射与数据相关性研究

为了减少集成电路密码芯片工作时的电磁信息泄漏,设计具有防护能力的加密芯片.在研究CM06集成电路电磁辐射原理的基础上,分析了电磁辐射产生数据相关性的机理.以电偶极子为模型,简化了电磁计算的方法,对基本的CMOS电路工作过程进行分析.采用TSMC 0.18工艺设计CMOS反相器,并对该反向器进行电磁辐射仿真.建立评估模型并对金属层电磁辐射的信息泄漏进行评估.结果表明,电路工作时NMOS金属层、PMOS金属层和输出线的金属层产生的电磁辐射均会导致信息泄漏,长度相等时,输出线金属层的电磁信息泄漏更强.     

静电放电损伤自修复数字电路模型的建立与优化

为了使数字电路在产生故障失效后实现功能自动恢复,提高电路可靠性,基于演化硬件(EHW)原理建立了自修复数字电路模型,该模型主要包括微处理器和重配置电路2个部分。利用自修复数字电路模型实现无刷直流电机控制系统中的换相电路,并对换相电路进行了故障注入修复实验。深入分析了自修复数字电路模型对电路演化修复的影响,通过引入关键函数对自修复数字电路模型进行了改进。实验结果表明,当注入故障单元数小于总单元数的50%时,改进后的自修复数字电路模型修复率达到100%。因此,该模型能够对部分故障进行成功修复,改进的自修复数字电路模型降低了电路生成时间,提高了电路修复概率和速度。     

电磁防护仿生技术研究的进展与展望

为了从生物中汲取灵感,进而设计抗干扰能力强、可靠性高的电子系统,对近些年新兴的电磁防护仿生技术的发展脉络进行了详细总结.阐述了电磁防护仿生技术主要研究内容,并展示了现阶段电磁防护仿生研究已取得的成果.生物的神经系统是高度复杂的信息处理和控制系统,具有自组织和自适应的优良特性,同时也具有很高的容错能力.因此,结合神经信息处理方式、编码特点和集成电路实现,进一步探讨和分析了进行电磁防护仿生研究的新思路.     

FPGA静电损伤容错系统设计及演化修复能力研究

为探索静电放电对可编程逻辑器件的静电损伤(ESD)效应及其防护方法,选用人体模型,并利用ESS-606AESD模拟器对CycloneⅡFPGA芯片EP2C5Q208进行了ESD注入损伤效应试验。在此基础上,以演化硬件(EHW)技术为核心构建了一个具有自修复特性的强容错电子系统,并对其进行了故障注入试验。结果表明:ESD对FPGA不造成芯片损毁,只对放电管脚及其相关逻辑单元造成损伤,未放电管脚及芯片内部绝大部分逻辑单元功能完好。同时发现,系统演化修复能力与系统故障状况间具有较为明显的规律:(1)随着系统故障量的增大,影响系统演化修复能力的主要因素从演化算法的效率逐步转变为演化修复过程中的故障"避让"概率;(2)系统的演化修复能力与故障数量符合指数衰减规律。     

FPGA密码芯片DPA防护方法研究

使用VHDL语言在现场可编程门阵列(FPGA)上实现了具备加密/解密功能的DES芯片,在数据加密标准(DES)的基础上提出改进的DES掩码(masking)算法。为了验证FPGA密码芯片的安全性,建立了差分功耗分析(differential power analysis,DPA)测试平台。     

时序逻辑电路在片进化设计与实现

针对EHW(Evolvable Hardware)技术在电子设计自动化、容错运行、自诊断、自适应和自修复等方面的特点,借鉴传统时序电路设计的方法,建立了适应于片内进化的时序电路演化模型和基于XilinxFPGA Virtex-5(XC5VLX110T)的Microblaze软核结构,并运行GA算法对本文设计的VRC进行配置、演化.进而,利用设计的时序电路演化模型成功演化了1001检波器以及二、四、八分频器等时序逻辑电路,验证了本模型的有效性、通用性,并深入分析了演化算法中的随机数种子对演化性能的影响,可为演化算法设计提供一定的参考.     

基于信息论的时序电路演化设计

时序电路由于存在反馈连接,因此是数字型演化硬件研究中的难点问题。为此,对时序电路的演化设计方法进行改进,提出一种针对时序电路演化的虚拟可重构平台,阐述在此平台上演化时序电路的方法。基于信息论改进电路的适应度评估方法,以目标函数和电路实测输出之间的信息熵设计适应度评估函数。实验结果表明,该方法具有较好的稳定性和全局寻优能力。     

仿生容错系统演化修复能力研究

基于演化硬件技术构建一种仿生容错系统,通过不同模式、数量的故障注入对其演化修复能力进行研究,得到系统故障状况与演化修复能力间的关系：(1)随着故障数量的增加,系统演化修复能力的主要影响因素从演化算法的效率逐步向演化修复过程中的故障“躲避”概率转移;(2)系统的演化修复能力与故障数量符合指数衰减规律。