一种MPEG2视频解码器的系统设计

对于设计像 MPEG2视频解码器的复杂系统 ,关键的难点是其系统结构的设计。文中设计了一种适合 VL SI实现的 MPEG2解码器的系统结构。它支持 MPEG2 (MP@ML)码流 ,并且兼容 MPEG1码流。为了设计和优化这个结构 ,采用硬件描述语言 VHDL 设计了系统级的 MPEG2视频解码器。此解码器在 Viewlogic系统中进行了模拟 ,并且对一些码流进行了测试验证。     

MPEG专用IDCT处理器的优化设计

二维离散余弦逆变换 ( Inverse Discrete Cosine Transform,IDCT)是运动图象专家组( Moving Picture Expert Group,MPEG)视频解码器的重要模块之一 .提出了一种优化的二维IDCT超大规模集成电路 ( Very Large Scale Integrated Circuit,VLSI)实现结构 .利用 IDCT的矩阵乘法中固定系数的内在特点 ,采用公用表达式的方法 ,降低 IDCT实现规模 ,提高了电路的速度 .采用了 0 .6μm CMOS电路工艺 ,芯片面积约为 3.5mm× 3.5mm,速度可达 1 0 0 MHz     

MPEG专用IDCT处理器的优化设计

二维离散余弦逆变换(Inverse Discrete Cosine Transform,IDCT)是运动图象专家组(Moving Picture Expert Group,MPEG)视频解码器的重要模块之一.提出了一种优化的二维IDCT超大规模集成电路(Very Large Scale Integrated Circuit,VLSI)实现结构.利用IDCT的矩阵乘法中固定系数的内在特点,采用公用表达式的方法,降低IDCT实现规模,提高了电路的速度.采用了0.6μm CMOS电路工艺,芯片面积约为3.5mm×3.5mm,速度可达100MHz.     

基于FPGA的实时高速二维DCT／IDCT处理器

在Ｗ．Ｌｉ提出的循环斜卷积分布算法［１］的基础上，利用ＦＰＧＡ设计可用于高速数据传输设备的二维８×８ＤＣＴ／ＩＤＣＴ实时处理器。它可用一根信号线控制计算ＤＣＴ／ＩＤＣＴ，其输入、输出为１４位、内部数据线及内部参数均为１６位。     

一种高速CMOS SRAM读出灵敏放大器的设计

提出了一种ＣＭＯＳ ＳＲＡＭ读出灵敏放大器的新结构。该放大器同传统的ＰＭＯＳ电流镜放大器和ＰＭＯＳ交叉耦合放大器相比，具有速度快、增益大、功耗小等特点，可广泛应用于ＳＲＡＭ的设计中。最后，用ＨＳＰＩＣＥ的仿真结果证明了该设计的正确性及其优点。     

二维DWT／IDWT处理器的VLSI设计

在本文中，我们设计了基于多分辨分析，适合于硬件实现的二维ＤＷＴ和ＩＤＷＴ实时系统，采用了ｔｏｐ－ｄｏｗｎ的ＶＬＳＩ设计方法，用硬件描述语言ＶＨＤＬ，在Ｓｙｎｏｐｓｙｓ系统中进行了验证和综合，综合结果表明：系统的规模为７１４０单元面积，对于四层信小波变换，数据处理速度约可达到４Ｍｐｉｘｅｌ／ｓ。     

自定时电路设计技术

简要介绍了自定时电路设计技术的特点及一些关键原理，该技术将成为未来推动数字集成电路性能和集成成度提高的重要手段之一。