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本文设计并实现了一种14bit,51.2KS/S扩展计数型模数变换器(ADC)。该ADC采用两种技术来降低电路的功耗。首先,提出了一种基于全浮空双线性(fully-floating bilinear)积分器的双采样结构,并利用这种结构降低时钟频率。其次,采用了AB类运算跨导放大器(OTA)来提高电路的功耗效率。另外,该ADC还采用了斩波技术消除1/f噪声的影响。该ADC结构采用0.18μm CMOS工艺进行了实现,单个ADC的面积仅为0.04mm2。其转换速率为51.2KS/s,测试所得无杂散动态范围(SFDR)为94dB,有效位数(ENOB)为11.6位,电源电压为1.8V,功耗为77μW。该ADC的优值仅为0.48pJ/step。 相似文献
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扩展计数型模数变换器(ADC)结合了ΣΔ调制器高精度和Nyquist速率ADC速度相对较快的优点,因而获得了广泛的重视。设计了一种13bit的扩展计数型ADC,设计中采用了1.5bit量化技术和硬件复用技术,其中,1.5bit量化技术降低了系统对比较器精度的要求,因而可使用动态比较器来降低系统的功耗。硬件复用技术利用了扩展计数型ADC两步变换分时操作的特点,采用同一套模拟器件实现了两个变换过程,既降低了系统功耗,又减小了核心电路的面积。上述设计采用0.18μm CMOS混合信号工艺流片验证,芯片核心部分的面积只有0.06mm2。测试结果表明该ADC的有效位数(ENOB)为10.6bit,在19.5ks/s的转换频率下功耗只有115μW。 相似文献
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