高速单片数字相关器VLSI结构研究

提出了一种高速单片数字相关器VLSI结构设计方法,结合扩频解扩芯片的实际需要,设计了包含16路数字相关器、集成规模达20万门的试验芯片,采用0.5μm三层金融CMOS工艺制造,测试表明,在3.3V工作电压和60MHz工作频率下,芯片的各项性能均达到设计要求。     

GG—1A(F)型高压开关柜防止误入带电间隔的新设计

<正> 运行维修人员闯入带电间隔,导致触电伤亡、设备损坏和停电,是时有发生的严重的电气误操作事故。GG—1A(F)型高压开关柜如何防止误入带电间隔呢?对于经常选用的典型、简易的一次线路方案开关柜,如01～08、54、55等,只需对开关柜的门实现闭锁。当靠墙安装时,开关柜的前门与母线侧     

空间用CORDIC处理器的结构级设计方法

文章分析了CORDIC处理器的各种结构。给出了如何在电路结构级根据具体设计要求对面积、时间和吞吐量等性能进行折衷的设计方法，并用该方法设计实现了面向空间应用、符合IEEE-754单精度标准、采用粒度为2的流水结构的高性能CORDIC处理器。该设计方法对CORDIC处理器的电路结构级设计有重要的指导和借鉴意义。     

数字控制可编程延时单元设计技术研究

提出一种数字控制可编程延时单元(Digitally Controlled Programmed Delay Element,DCPDE)结构,对数字控制字可编程延时单元(DCPDE)进行了理论分析和设计方法研究。采用二进制编码控制的电流镜为延时单元提供充、放电电流,实现了信号的上升、下降沿等量延时,本单元可嵌入全数字控制的延时锁定环设计中,能够实现50%占空比420ps～920ps的双沿延时。     

具有“五防”功能的GG—1A(F)型高压开关柜

<正> GG—1A(F)型防误高压开关柜,是在GG—1A型高压开关柜上加装防止电气误操作的闭镇装置,可以防止带负荷拉闸、防止误入带电间隔、防止误拉合开关、防止带电挂接地线和防止带地线合闸(简称“五防”)。     

一种用于GPS接收机的宽带、高增益变化范围的AGC设计

介绍了一种宽带、高增益变化范围的用于GPS接收机的模拟CMOS自动增益控电路(AGC)的设计.整个AGC环路用0.35μm CMOS工艺实现,包括可变增益运算放大器(VGA)、固定增益运算放大器(FGA)、增益控制电路和直流失调抑制电路.经过仿真验证AGC的最大增益可达80dB,增益变化范围是56dB,环路锁定时间为70μs.     

差分LC压控振荡器相位噪声和功耗的优化

基于0.18um射频CMOS工艺,提出三种LC压控振荡器相位噪声和功耗的优化方法.主要思想是:一,通过精心设计,使得PMOS和NMOS差分晶体管对的跨导相等,从而取得对称的输出电压;二,采用偏置晶体管的噪声滤除技术,进一步降低相位噪声;三,确保差分晶体管对的工作区域始终在饱和区和三极管区的边界上,从而实现相位噪声和功耗的最优化.仿真结果证明,在中心频率为2GHz、频率调谐范围为12.4%的条件下,得到最优化的相位噪声为:-102.6dBc/Hz@100KHz、-121.1dBc/Hz@600KHz,且功耗仅为5.4mW.     

利用FPGA进行VLSI设计功能验证

一、引言 随着集成电路（ＩＣ）集成度的迅速 提高，一方面，电路的复杂程度不断提 高，平均每１０年增长６倍。这使得许多 原先必须用多块ＩＣ搭成ＰＣＢ（印制电 路板）方式实现的功能可以在一块芯片 上完成，这既减小了电路的尺寸和功 耗，又使其可靠性有了十分显著的提 高；另一方面，与电路复杂度增加相适 应，电路设计的手段也有了很大变化， 设计层次越来越高，这使得设计人员将 更多精力放在系统级而非底层，从而大 大提高了电路开发的速度，缩短从制定 方案到产品面市的时间，为经营者赢得 抢占市场的宝贵时间。 以单片ＩＣ方式实…     

新型低压低功耗LVDS高速驱动电路设计

本文提出了一种可工作在1.8V电压下的新型低压低功耗LVDS高速驱动模型及其电路设计,通过预加重、合并开关电流源并使其工作在亚阈值区域,该LVDS驱动电路的传输速率可达1.5Gb/s,其功耗为9.78 mW,这使得该电路能满足日益增长的低压低功耗应用需求.     

一种高精度自偏置共源共栅的CMOS带隙基准源

介绍了一种高精度的CMOS带隙参考电路(BGR),它采用自偏置共源共栅电流镜,不需要运放.通过在传统共源共栅结构中加入一简单的反馈晶体管和几个电阻,分别构成了电源抑制和曲率补偿电路.用Spectre工具和0.35μm CMOS模型进行了仿真,结果表明电源抑制和温度特性均得到明显改善.直流时的电源抑制比(PSRR)为93dB,-40~ 125℃温度范围内的温度系数为7ppm/℃.