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将块交织的交织或解交织的长方形块扩展为一个正方形,如果第一次是按行写入按列读出,则第二次按列写入按行读出,这样第二次写入与第一次读出在同一块存储器中基本同时进行,而又不会将第一次未处理的数据冲掉。如此一直交替下去,就只需要一块扩展后的存储器来完成交织或解交织,大大降低了需要的存储器的大小。同时在存储器的前面加一块小缓存,来增加存储器的位宽,便于处理。 相似文献
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针对规则(r, c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点．为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法．同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法．在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量．对一个码长为1600,规则(3,5)-LDPC码,用Altera公司的Stratix EP1S25 FPGA芯片设计了译码器,在主频40MHz条件下采用20次迭代,可使吞吐量达50Mbit／s． 相似文献
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