无源UHF RFID标签的低成本阻抗匹配网络设计

提出了一种符合ISO/IEC18000-6C标准的无源RFID(射频识别)标签的低成本阻抗匹配网络。该设计基于复功率波反射系数的概念,修正芯片输入阻抗,在片内添加阻抗匹配电路。通过变化芯片阻抗和天线共轭匹配及失配间切换,有效完成信号的调制反射。提出的电路结构简单,易于实现,在读写器、标签天线和芯片之间实现了功率传输的最大化,提高了芯片输入电压以及读写器对标签反射信号的识别率。采用该阻抗匹配网络的芯片基于chartered 0.35μm CMOS工艺实现。测试结果表明,在923MHz频带下,倍压电路输出可达1.47V,标签满足系统设计要求。     

一种新型用于VGA的微功耗指数电流电路

提出了一种适用于可变增益放大器(VGA)的微功耗指数电流电路. 该电路结构简单, 以偏置在亚阈值区的MOSFET为核心器件, 并利用其漏源电流Ids与栅源电压Vgs呈指数关系的特性产生指数电流. 该电路从系统架构出发, 通过引入阈值监测电路, 控制电压转换电路及求和电路, 补偿了其阈值的工艺和温度偏差, 使该指数电流电路具有较好的工艺和温度偏差抑制能力. 基于TSMC 0.18μm标准的CMOS工艺平台验证表明: 该指数电流电路dB线性动态范围为30dB, 其线性误差为±0.41dB, 最低工作电压为0.9V, 功耗为11μW.     

无源超高频RFID低压高效电荷泵的设计与实现

提出了一种适用于无源超高频射频识别(RFID)标签的低压高效电荷泵电路的设计方案,用以最大化标签的识别距离。该方案利用偏置电路为主电荷泵提供偏置电压,通过二极管连接的MOSFET抑制偏置电路的负载电流来提高偏置电压,大大减小了传统电荷泵中的阈值损失,有效抑制了反向漏电流,提高了电荷泵的灵敏度和能量转换效率。该结构使用chartered 0.35 μm CMOS工艺进行流片验证,实测结果表明,在输入275 mV负载电阻200 kΩ情况下,电荷泵输出可达1.47 V,能量转换效率最高可达26.2%;采用该电荷泵的RFID标签识别距离最远可达4.2 m。该设计为RFID芯片的良好性能提供了可靠保证。     

一种新型双通道MOS开关栅压自举电路

设计了一种新的低压、高速、高线性度的双通道MOS开关栅压自举电路,该电路采用同时自举NMOS和PMOS的并行结构,不但降低了MOS开关的导通电阻值,同时在输入信号的全摆幅范围内实现了常数的导通电阻;考虑了器件可靠性要求且与标准的CMOS工艺技术兼容．采用0.13μm CMOS工艺和1.2V工作电压的仿真实验表明,提出开关的导通电阻在全摆幅输入信号范围内的变化量小于4.3%;在采样频率为100MHz,输入峰峰值为1V,输入频率为100MHz时,提出开关的总谐波失真达到-88.33dB,较之传统的NMOS自举开关以及标准的CMOS传输门开关,分别提高了约-14.8dB和-29dB．设计的开关可应用于低压、高速高精度的开关电容电路中．     

一种5～20GHz低插损低相位误差的CMOS衰减器

设计了一种具有低插入损耗、低相位误差的5位CMOS集总式衰减器.该衰减器基于0.18μm CMOS工艺,采用桥T和π形衰减结构,通过NMOS晶体管开关控制5个独立的衰减模块,在5~20GHz的工作频段范围内实现步长1dB、动态范围0~31dB的信号幅度衰减.其中,串联控制开关管采用体端通过电阻与源极相连的结构,在不增加寄生电容的前提下,降低导通电阻;并联控制开关采用体端交流悬浮结构,以提高整体衰减器的线性度.较大衰减量的衰减模块采用电感进行补偿,以减小附加相移.仿真结果显示,该衰减器插入损耗最小为6.1dB,最大为12.6dB,各状态衰减量均方根小于0.5dB,附加相移均方根小于3.4°,中心频率处1dB压缩点为14.13dBm.     

集成温度传感器的无源超高频标签芯片设计

设计了一种集成温度传感器的无源超高频射频识别(UHF RFID)标签芯片。通过采用阈值补偿及分级供电的方式,有效的提高了能量转化电路的效率;通过采用正负两种温度系数电流求和的电路结构,得到近似零温度系数的参考电流。采用固定频率时钟驱动的计数器对源自振荡周期随温度变化时钟的信号采样计数的方式计算测量环境温度,由于两个振荡器电路完全对称,从而避免了工艺因素的影响。芯片在TSMC 0.18μm Mix-signal/RFCMOS工艺进行流片,测试结果显示,芯片最远识读距离达到7.5米,在-40℃~+55℃温度范围内,温度测量误差最大不超过2℃。     

A power-efficient 12-bit analog-to-digital converter with a novel constant-resistance CMOS input sampling switch

Apower-efficient 12-bit40-MS/spipelineanalog-to-digitalconverter（ADC）implementedina0.13 μm CMOS technology is presented. A novel CMOS bootstrapping switch, which offers a constant on-resistance over the entire input signal range, is used at the sample-and-hold front-end to enhance the dynamic performance of the pipelined ADC. By implementing with 2.5-bit-per-stage and a simplified amplifier sharing architecture between two successive pipeline stages, a very competitive power consumption and small die area can be achieved. Meanwhile, the substrate-biasing-effect attenuated T-type switches are introduced to reduce the crosstalk between the two op- amp sharing successive stages. Moreover, a two-stage gain boosted recycling folded cascode （RFC） amplifier with hybrid frequency compensation is developed to further reduce the power consumption and maintain the ADC＇s performance simultaneously. The measured results imply that the ADC achieves a spurious-free dynamic range （SFDR） of 75.7 dB and a signal-to-noise-plus-distortion ratio （SNDR） of 62.74 dB with a 4.3 MHz input signal; the SNDR maintains over 58.25 dB for input signals up to 19.3MHz. The measured differential nonlinearity （DNL） and integral nonlinearity （INL） are -0.43 to ＋0.48 LSB and -1.62 to ＋ 1.89 LSB respectively. The prototype ADC consumes 28.4 mW under a 1.2-V nominal power supply and 40 MHz sampling rate, transferring to a figure- of-merit （FOM） of 0.63 pJ per conversion-step.