面向非全互连3D NoC可靠通信的分布式路由算法

针对非全互连三维片上网络架构中存在的硅通孔(TSV)寻找困难和可能产生层间IP核隔离等问题,提出一种分布式容错路由算法.通过在每个路由器中添加TSV上/下表,可使层间通信数据包在发送前找出最优TSV的地址,保证层间IP核的有效通信和数据包的最短路径传输.若数据包到达非目的层,则在TSV上/下表中找出最优TSV的地址后继续传输;若是到达目的层,则使用文中提出的平面容错路由算法找到目的节点.实验结果表明,在均匀流量模式下网络故障率达到25%时,该算法仍与无网络故障的传统XYZ算法性能相近,且在网络无故障时的延时及吞吐率均优于参考对象.     

基于BDD和布尔差分的组合电路测试生成方法*

引入布尔差分的思想,对被测电路函数的BDD结构进行判断生成测试向量。本方案较传统的以图进行搜索的ATPG方法有效地减少了时空开销,并将布尔差分的理论方法应用于实际。实验表明,本方案可以有效地进行测试生成。     

基于硅通孔绑定后三维芯片测试调度优化方案

三维芯片(3D-SIC)通过硅通孔TSV技术实现电路的垂直互连,有效提高了系统集成度和整体性能。由于三维芯片测试中,用于测试的引脚数和TSV数目以及测试时功耗的限制都对测试时间有很大的影响,拟提出一种装箱问题思想的测试方案,针对每层只有一个晶片的"单塔"结构和每层有多个晶片的"多塔"结构进行测试调度优化。该优化方案在控制测试引脚数、测试TSV数目与测试功耗的同时,能有效缩短测试时间。实验结果表明,与同类方案相比,在多种限制条件和不同结构中,都有着显著的优化结果。其中"单塔"最高优化45.28%的测试时间,"多塔"最高优化了27.78%的测试时间。     

一种基于三模冗余令牌的自恢复控制器

针对集成电路特征尺寸进入纳米级后软错误率持续攀升的问题,本文以状态机拆分和三模冗余令牌为基础,提出更为可靠的自恢复控制器结构,并对典型基准电路进行了故障注入和仿真综合实验。结果表明,该结构以很小的硬件代价取得了更好的容错效果     

基于对角互连网格拓扑结构的片上网络

对二维网格拓扑结构进行改进,给出对角互连的DMesh结构和对角互连且边界节点互连的DTorus结构,针对2种拓扑结构分别提出DXY路由算法和TDXY路由算法。仿真实验结果表明,DMesh和DTorus结构可以节省网络节点间的路由通道数,减少平均传输延迟,增加吞吐量,使路由路径更加多样化。     

功耗限制下的NoC测试端口的优化选择方法

提出了一种NoC测试端口位置和数量的优化选取的方法,它在系统功耗限制的条件下,确定input/output端口的对数,以所有核测试路径总和最短为目标,优化选取NoC 测试端口的最佳位置。本方案在测试功耗不超过系统允许的最大功耗条件下,最大限度地选取测试端口的对数来进行并行测试,从而能高效地完成对核的测试,同时又能有效地避免因测试带来的器件损坏。实验结果表明这种方法提高了测试效率,降低了NoC的总体测试代价。     

基于间隔分组的TSV聚簇故障冗余结构

由于不成熟的工艺技术和老化影响,基于硅通孔(Through Silicon Via,TSV)的三维集成电路(Three-Di-mensional Integrated Circuit,3D IC)中易发生聚簇故障,而降低芯片良率.为修复TSV聚簇故障,本文提出基于间隔分组的故障冗余结构.通过间隔分组将聚簇的TSV故障分散到不同冗余组从而利用各组的冗余资源修复,并利用MUX链实现组间共享冗余资源.实验结果表明,相较传统的路由、环形、切换转移冗余结构,本文结构修复率分别提高27.5％、62.7％及11.4％.并且在聚簇严重的情况下,本文结构修复率保持接近100％.     

联合mRMR算法和BP神经网络的集成电路测试方法

集成电路规模的急剧增大显著加了测试成本。针对集成电路测试成本过高的问题,提出了一种适应性测试方法。将最小冗余最大相关算法与BP神经网络相结合。首先通过最小冗余最大相关算法选择重要的测试项,仅测试重要的测试项并组成特征集合,然后使用BP神经网络模型预测测试结果。实验结果表明,相较于传统测试方法,该方法以牺牲0.1%的测试逃逸率为代价,降低了45%以上的测试成本。与其他适应性测试方法相比,该方法的测试逃逸降低91%以上,可以在测试成本和测试质量之间选择最优解。     

针对路径故障与局部拥塞的NoC容错路由算法

片上网络作为一种新型片上互连架构,克服了片上系统在发展中遭遇的瓶颈问题。然而,片上网络中的路由器故障以及路由器之间的链路故障都会造成网络性能损失。对此,文章提出一种针对路径故障与局部拥塞的NoC容错路由算法。首先,设计了一种相隔节点间路径故障模型,该模型下的路由器以较小的开销为代价,动态感知两跳以内的路径故障状态。其次,提出了一种新颖的更能准确反映局部网络拥塞状态的拥塞模型来均衡网络流量。最后,当网络无故障时,算法保证走最优路径;有故障时,算法不仅可以实现容错还能保证网络具有良好的性能。实验表明,在无故障的情况下,本文方案相较于对比对象延迟降低了10％～20％,吞吐率提高了25％左右。在有故障的情况下,本文方案较对比对象的优势更加明显。     

考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型

集成电路工艺水平的提升,使得由单粒子瞬态脉冲造成的芯片失效越发不容忽视．为了准确计算单粒子瞬态脉冲对锁存器造成的失效率,提出一种考虑多时钟周期瞬态脉冲叠加的锁存窗屏蔽模型．使用提出的考虑扇出重汇聚的敏化路径逼近搜索算法查找门节点到达锁存器的敏化路径,并记录路径延迟;在扇出重汇聚路径上,使用提出的脉冲叠加计算方法对脉冲进行叠加;对传播到达锁存器的脉冲使用提出的锁存窗屏蔽模型进行失效率的计算．文中的锁存窗屏蔽模型可以准确计算扇出重汇聚导致的脉冲叠加,并对多时钟周期情形具有很好的适用性．针对ISCAS’85基准电路的软错误率评估结果表明,与不考虑多时钟周期瞬态脉冲叠加的方法相比,文中方法使用不到2倍的时间开销,平均提高7．5％的软错误率评估准确度．