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本文针对工业无线传感网WIA-PA标准设计出一款应用于收发机中的低功耗、高灵敏度、频率偏差能够自动消除的GFSK解调器。从低功耗角度出发,该收发机中的接收机采用中频为1.5M的低中频结构,发射机采用基于sigmadelta结构的锁相环间接调制方式。本文提出的GFSK解调器采用TSMC 0.18 um 1P6MRF工艺流片,有效面积为0.14mm2。经测试,该解调器能够处理±180 KHz的频率偏差并没有谐波干扰;在1‰的误码率条件下,仅需要18.5dB的信噪比;并且在1.8V电源供电情况下,整个解调器消耗功耗不超过0.26mA。 相似文献
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针对超高频RFID多读写器组网中存在的各种干扰问题,提出了一种多读写器网络规划和协调方法,并对该算法进行了理论分析.通过分析读写器冲突类型和目前的研究算法,采用现有LBT技术和ISO/IEC 18000-6C标准中针对多读写器环境下的防冲突方法,结合读写器发射功率可调方法,达到既保证读写器覆盖范围又解决读写器间干扰问题的目的.最后,在专用集成芯片AS3992和STM32微控制器组成的读写器硬件上进行实验测试.实验结果表明,该算法可在现有读写器硬件平台上应用,并兼容现有的标准,可以被广泛应用在工程上. 相似文献
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This paper presents a 4×2 switching matrix implemented in the Win 0.5 m Ga As pseudomorphic high electron mobility transistor process, it covers the 0.5–3 GHz frequency range. The switch matrix is composed of 4 SPDT switch whose two output ports can simultaneously select the input port and a 4 to 8 bit digital decoder,both the radio frequency(RF) part and the digital part are integrated into one single chip. The chip is packaged in a low cost QFN24 plastic package. On chip shunt, capacitors at the input ports are taken to compensate for the bonding wire inductance effect. The designed switch matrix shows a good measured performance: the insertion loss is less than 5.5 d B, the isolation is no worse than 30 d B, the return loss of input ports and output ports is better than –10 d B, the input 1 d B compression point is better than 25.6 d Bm, and the OIP3 is better than 37 d Bm. The chip size of the switch matrix is only 1.45×1.45 mm2. 相似文献
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This paper presents a fractional-N frequency synthesizer for wireless sensor network(WSN) nodes. The proposed frequency synthesizer adopts a phase locked loop(PLL) based structure, which employs an LC voltagecontrolled oscillator(VCO) with small VCO gain(KVCO) and frequency step(fstep) variations, a charge pump(CP)with current changing in proportion with the division ratio and a 20-bit △∑ modulator, etc. To realize constant KVCO and fstep, a novel capacitor sub-bands grouping method is proposed. The VCO sub-groups’ sizes are arranged according to the maximal allowed KVCOvariation of the system. Besides, a current mode logic divide-by-2 circuit with inside-loop buffers ensures the synthesizer generates I/Q quadrature signals robustly. This synthesizer is implemented in a 0.13 m CMOS process. Measurement results show that the frequency synthesizer has a frequency span from 2.07 to 3.11 GHz and the typical phase noise is 86:34 d Bc/Hz at 100 k Hz offset and 114:17 d Bc/Hz at 1 MHz offset with a loop bandwidth of about 200 k Hz, which meet the WSN nodes’ requirements. 相似文献
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介绍了一种新型波导基空间功率合成器的结构设计.采用优化的Klopfenstein型鳍状天线阵,制作实现了C波段(3.2~4.9GHz)2×3层空间功率合成器.器件的外部结构尺寸为70.12mm×98.44mm×160mm,内部集成了6只内匹配的砷化镓微波单片功率管.对该器件进行了功率合成特性的测试,实测性能指标为:在4.2GHz,该器件在连续波输入下线性增益为8.5dB,饱和输出功率为42.82dBm(19.1W),功率附加效率为25.3% ,功率合成效率达到72.3%. 相似文献
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针对零中频接收机的应用,提出了一种低噪声、高增益的直接下变频混频器,并用0.25μmCMOS工艺实现。这种混频器结构采用电流复用注入技术,并且在开关管的共源端并联了一个谐振电感。电流复用注入提高了转换增益;谐振电感消除了共源端的寄生电容,抑制了射频信号的泄漏,减小了由间接开关机理产生的闪烁噪声。仿真得到这个混频器输出1/f噪声的拐点频率小于100kHz。在2.645GHz的射频输入下,测试得到的转换增益为15.5dB,输入三阶交调点为-3.8dBm,在中频1M处的单边带噪声系数为9.2dB。 相似文献
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射频宽带低噪声放大器设计 总被引:2,自引:0,他引:2
介绍了射频宽带放大器的设计原理及流程。设计实现的射频宽带低噪声放大器,采用分立器件和微带线匹配,选用Agilent公司生产的低噪声增强赝配高电子迁移率晶体管ATF-551M4,用ADS软件进行设计、仿真和优化,实现了在1.1GHz~2.2GHz范围内,增益24dB以上,噪声系数小于1.2dB的两级宽带低噪声放大器设计。由于设计频带覆盖了多个通信常用频点,因此决定此低噪声放大器的应用会十分广泛。最后利用ProtelDXP软件对电路进行了版图设计,并在FR4基板上实现了该设计,给出了实测结果。 相似文献
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一种具有自适应节能的新型4/5高速双模预分频器 总被引:1,自引:1,他引:0
首次提出一种自适应节能方法用于设计4/5高速双模预分频器,它的特点是工作在除4模式时,其中一个D类触发器处于休眠状态.使用台积电混合信号0.25μm CMOS工艺,采用这一自适应节能的设计方法,设计了一个具有源极耦合结构的4/5高速舣模预分频器.仿真结果证明,这一新型4/5高速双模预分频器不受休眠到工作转换状态的影响,最高工作频率保持不变.同时,流片结果表明,当这一新型高速预分频器用于实现66/67分频时,可节省高达20%以上的功耗. 相似文献
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