高性能SRAM的低功耗设计

采用0.13 μm标准CMOS工艺,全定制设计实现了一款8 kB(8 k*8 bit)的高速低功耗静态随机存取存储器(SRAM).分析了影响存储器性能和功耗的原因,并在电路布局上做了改进,将两个3-8译码器进行拆分与重组,降低了互连线的延迟和耦合作用;同时,对灵敏放大器也做了改进.版图后仿真表明,在电源电压为1.2 V、温度为25 ℃的典型条件下,读1延时为766.37 ps,最大功耗为11.29 mW,功耗延时积PDP为8.65 pJ,实现了很好的性能.     

Implementation of low-voltage static RAM with enhanced data stability and circuit speed

This paper presents a novel SRAM circuit technique for simultaneously enhancing the cell operating margin and improving the circuit speed in low-voltage operation. During each access, the wordline and cell power node of selected SRAM cells are internally boosted into two different voltage levels. This technique with optimized boosting levels expands the read margin and the write margin to a sufficient amount without an increase of cell size. It also improves the SRAM circuit speed owing to an increase of the cell read-out current. A 256 Kbit SRAM test chip with the proposed technique has been fabricated in a 0.18 μm CMOS logic process. For 0.8 V supply voltage, the design scheme increases the cell read margin by 76%, the cell write margin by 54% and the cell read-out current by three times at the expense of 14.6% additional active power. Silicon measurement eventually confirms that the proposed SRAM achieves nearly 1.2 orders of magnitude reduction in a die bit-error count while operating with 26% faster speed compared with those of conventional SRAM.     

一种512 Kbit同步高速SRAM的设计

设计了一种深亚微米 ,单片集成的 5 1 2 K( 1 6K× 32位 )高速静态存储器 ( SRAM)。该存储器可以作为IP核集成在片上系统中。存储器采用六管 CMOS存储单元、锁存器型敏感放大器和高速译码电路 ,以期达到最快的存取时间。该存储器用 0 .2 5μm五层金属单层多晶 N阱 CMOS工艺实现 ,芯片大小为 4.8mm× 3.8mm。测试结果表明 ,在 1 0 MHz的工作频率下 ,存储器的存取时间为 8ns,工作电流 7m A。     

经典相关算法(MAD)的硬件实现方法

该系统在硬件上以大规模复杂可编程逻辑器件(FPGA)及微处理器(8051)为核心,采用模块化流水线处理结构,实现目标图像的实时跟踪.在系统软件上使用一种高效的快速相关算法MAD,建立相关跟踪置信度评估、模板自适应更换、目标丢失判断、抗干扰准则和再捕获等准则,有效地提高了目标跟踪的稳定性和抗干扰能力.     

90nm CMOS工艺SRAM的优化及应用

提出了一种优化的SRAM,它的功耗较低而且能够自我修复.为了提高每个晶圆上的SRAM成品率,给SRAM增加冗余逻辑和E-FUSE box从而构成SR SRAM.为了降低功耗,将电源开启/关闭状态及隔离逻辑引入SR SRAM从而构成LPSR SRAM.将优化的LPSR SRAM64K×32应用到SoC中,并对LPSR SRAM64K×32的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片,芯片面积为5.6mm×5.6mm,功耗为1997mW.测试结果表明:LPSR SRAM64K×32功耗降低了17.301%,每个晶圆上的LPSRSRAM64K×32成晶率提高了13.255%.     

基于DSP的高速外扩存储器的设计

介绍一种能与DSP速度相匹配的外扩高速存储器的设计,外扩存储器按地址分为2个模块:一个是SRAM模块,另外一个是FLASH模块,一个作为数据存储器,另一个作为地址存储器。采用IS61LV25616作为SRAM,这种存储芯片的存取时间快且功耗低,非常适合与高速的DSP配合使用;FLASH采用的是三星公司生产的存储器K9F1G08。各个模块从元器件的选择、硬件实现方面介绍了存储器的实现过程。在FLASH模块中还介绍了K9F1G08写操作流程,并简单描述了DSP的在线编程方法。该系统在现场实时采集系统中发挥了重要的作用,给后续数据的分析提供了宝贵的数据材料。     

全彩LED大屏同步显示控制系统的ZBTSRAM控制器设计

在全彩LED大屏同步显示控制系统的设计中,需要采集视频源计算机显卡发送的视频图像信号,并将这些信号传输到远端大屏进行同步显示。由于视频信号速率很大及同步显示的实时性要求,采用ZBT SRAM作为高速视频信号的缓存。利用ZBT SRAM读写操作之间切换快的特点,提出了一种交替读写的存储方法。通过仿真调试表明,此方法极大的节省了存储空间,特别适合用于大屏分辨率大,实时性要求高的场合。     

基于SRAM测试的MBIST电路实现方案

现代SOC电路设计中,存储器特别是SRAM模块的面积占有很大的一部分.通常测试这些存储器采用的方法是通过EDA工具来生成MBIST电路来对SRAM进行测试.然而在没有专门EDA工具的情况下,我们必须手工写电路.本文提供了这一手工MBIST的实现方案,并给出仿真和综合结果.     

SRAM数据残留现象的机理分析

通过实验进行了SRAM数据残留机理的研究,建立了数据残留时间与温度的关系.确定了低温下非平衡载流子复合率及扩散速度的降低,是导致SRAM断电后数据残留的主要原因.同时进行了SRAM电参数与数据残留的相关性分析,排除了实验条件下热载流子效应对数据残留特性的影响.     

电流比例控制器的研究和实现

在机床自动化的升级改造中,电流比例控制器是为实现自动化加工生产,用来实现与自动化加工工艺的主机通信、编译主机命令、控制机床电动机执行具体动作的转换接口。