无线语音发射系统的设计与实现

本文采用锁相环技术产生调频信号,设计了一款具有载波频率可调,频率稳定度高且失真小,采用普通收音机的调频波段即可接收的无线语音调频发射机。测试结果表明,各项指标均达到了设计要求,并且制作成本低。课题重点在于设计能给发射机调制电路提供稳定载波频率的锁相环电路。     

一种新型SPMSM无位置传感器驱动系统研究

针对表贴式永磁同步电机(SPMSM),提出了一种基于新型反电动势观测器的无位置传感器驱动系统控制方案。为了实现无传感器控制,该系统在传统反电动势观测器的基础上进行了一定的改进,并引入锁相环(PLL)来确保估算器能够快速、准确地获取转子位置信息和转速信息,从而实现电机的转子磁场定向及转速调节。建立了系统数学模型、控制系统结构框架,并且对该速度/位置估算器原理进行了理论分析及Matlab仿真验证。最后,基于TMS320F2808的永磁同步电机实验平台进行了相关实验,实验结果验证了该控制算法具有调速范围宽、动态响应快、带载能力强及系统可行性、实用性强等特点。     

高帧率步进频穿墙成像雷达扫频方法

步进频是穿墙成像雷达的常用波形,传统采用锁相合成技术的步进频穿墙成像雷达的跳频时间长,帧率很低,难以满足穿墙雷达实时成像的要求。为了解决这个问题,提出了一种新的扫描方案,可以通过现场可编程门阵列（FPGA）实现对扫描方式的可调控制,在不影响回波波形及成像效果的情况下显著提高了步进频穿墙成像雷达的帧率。在2 MHz的频率步长以及2.5 GHz的频段范围内时,实际成像帧率可以达到14 Hz,在一定程度上满足了实时成像的要求。试验测试结果验证了所提方法的可行性。     

一种针对压缩域信号的新型锁相环技术

针对通信信号压缩采样获得的压缩域信号频率、相位提取问题,提出了一种基于压缩感知的新型锁相环技术。通过深入研究压缩域的信号估计问题,提出了压缩域锁相环路,可以直接在压缩域同步跟踪信号频率和相位变化,不再需要高复杂度的信号重构处理。分析了环路模型及其估计性能,并针对该锁相环可行性和性能分别进行了仿真实验。仿真结果不仅验证了压缩域锁相环的可行性,同时表明该环路能够实现高动态信号的高精度频率提取。压缩域锁相环的应用潜力较大,例如可以作为压缩感知通信接收机的同步解调方法。     

基于DDS与PLL的C波段全相参雷达频综设计

提出了一种直接数字频率合成(DDS)与锁相环(PLL)相结合的全相参频率合成方案。运用HMC704控制压控振荡器(VCO)设计高性能锁相本振源,将AD9910在基带产生的线性调频(LFM)脉冲调制信号经二次变频搬移到C波段,改善了输出信号的相噪和杂散,降低了系统的复杂性。实现了低相噪,低杂散,窄步进的C波段全相参雷达频综。结果表明,该频综在C波段输出LFM信号的幅度大于10dBm,频率步进为1kHz,相位噪声优于-103dBc/Hz@1kHz,各项指标均满足实际工程要求。     

A low phase noise and low spur PLL with auto frequency control circuit for L1-band GPS receiver

A low phase noise and low spur phase-locked loop (PLL) for L1-band global positioning system receiver is proposed in this paper. For obtaining low phase noise for PLL, All-PMOS LC-VCO with varactor-smoothing technique and noise-filtering technique is adopted. To reduce the reference spur, a low current-mismatch charge pump is carefully designed. A quasi-closed-loop auto frequency control circuit is used to accelerate the lock process of PLL. The PLL is fabricated in 180 nm CMOS Mixed-Signal process while it operates under 1.8 V supply voltage. The measured output frequency of PLL is 1.571 GHz and output power is −1.418 dBm. The in-band phase noise is −98.1 dBc/Hz @ 100 kHz, while the out-band phase noise is −130.3 dBc/Hz @ 1 MHz. The reference spur is −75.8 dBc at 16.368 MHz offset. When quasi closed-loop AFC is working, the measured lock time is about 10.2 μs.     

合肥光源单束团测量电路研制

为了在多束团模式下实现逐束团纵向参数的测量,研制了单束团选取电路,能够在多束团运行模式下,选出45个束团中的任意一个.文章介绍了该电路的工作原理和软硬件设计,并在合肥光源多束团运行模式下用该电路成功选取出了单个束团的信号.     

A VCO sub-band selection circuit for fast PLL calibration

consumes 0.64 mA at most.     

Design of a PLL with improved locking range and its biomedical applications

This paper describes a phase locked loop employing a low voltage VCO using modified ECL inverter cells. The VCO circuit employed, features a positive feed back scheme to improve the operating frequency. The phase detector used in the PLL also uses a positive feedback scheme to improve the locked range and to reduce supply voltage of operation of the entire circuit. An improvement of locked range of around 35% was obtained from circuit simulation (using PSPICE) as well as from practical circuit, using discrete components. The minimum supply voltage required here is 2.5 volts. Some biomedical applications of this PLL are also proposed.     

UHF频段跳频频率合成器的研制

本文给出了一种新颖的UHF频段锁相式跳频频率合成器,具有宽的频带,跳频的频率捕获时间小于0.5毫秒,可用于500跳/秒的中高速跳频电台。