32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

采样-保持鉴相器锁相调速系统的频率捕捉分析

文章针对采用采样－保持鉴相器的锁相调速系统，根据这类鉴相器直接输出直流电压的特性，建立了电动机转速与相关间的非线性关系。在时域空间，采用近似的方法，首次推导出这类锁相系统的频率捕捉范围，并对系统的快捕过程进行了分析。     

MC3362集成电路及其在OPSEIS EAGLE系统中的应用

MC3362电路介绍 MC3362是美国MOTOROLA公司生产的中规模集成电路,用于低功率窄带调频接收机中。它是一个从天线输入到声音前置放大器输出的完整电路,是由振荡器、混频器、正交鉴相器、表驱动/载波检测电路组成的双调频变换电路。它还具有缓冲第一级和第二级本机振荡器输出的以及用于FSK检测的比较电路。输入信号强度由表驱动电路检测,它检测限幅放大器的限幅量。载波检测输出的状态由表驱动管脚的电压决定,激活时为低电平。低电压双变换设计使其在窄带话音和数据链应用中具有低功耗、高灵敏度和好的镜像抑制能力,见图1所示。     

利用FPGA延时链实现鉴相器时钟数据恢复

为利用简单的线缆收发器,实现中等数据率的串行数据传输,提出了一种基于电荷泵式PLL的时钟数据恢复的方法.鉴相器由FPGA实现,用固定延时单元构成一条等间隔的延时链,将输入信号经过每级延时单元后的多个输出用本地的VCO时钟锁存,输入信号的沿变在延时链上所处位置的不同反应了输入信号与VCO时钟的相差.根据相差通过对电荷泵的充放电,改变VCO的控制电压,调整VCO时钟的频率及相位,使其与输入信号锁定.环路滤波器采用无源阻容滤波器,其参数由延时链以及VCO的参数计算得到.经过实验测试,在进行64 Mbps的串行数据传输时,成功恢复出时钟数据,抖动为200 ps以下.     

微波鉴相器的模拟研究

直接在微波频段上论述了肖特基势垒二极管单平衡、双平衡鉴相器的鉴相原理,给出了这两种鉴相器的近似理论鉴相特性解析式,然后模拟了它们的鉴相特性曲线和功率分配耦合器端口特性,模拟的结果与理论得到结论是一致的,最后对二极管单平衡、双平衡微波鉴相器进行了简要的总结.与传统的基于频率变换法的微波鉴相器相比,二极管单平衡、双平衡微波鉴相器的结构简单,整个结构可制成平面集成电路,与GaAs衬底的MMIC工艺兼容.     

鉴频鉴相器HMC440的在C波段频率合成中的应用

介绍了HITTITE公司一款具有超低相位噪声基底的鉴频鏊相器HMC440在C波段锁相频率合成器中的应用。其特点是鉴相频率高，噪声基底非常低，他集成数控程序分频器，是低相位噪声锁相频率合成器的关键部件。该器件在要求超低相位噪声的载波或本振的地方，如：卫星通信系统、军事通讯系统、Sonet时钟发生系统等，有着很好的应用前景。     

一种具有快速锁定特性的自适应锁相环设计

基于传统电荷泵锁相环(CP-PLL)系统结构设计了一个具有快速锁定特性,环路带宽自适应调节的锁相环。对其中的电荷泵(CP)、低通滤波器(LPF)和环形振荡器(VCO)子模块电路采用了新颖的设计,用UMC 0.18μMix-mode CMOS工艺实现了电路,仿真结果表明系统有较高的性能,适用于USB2.0等高速串行数据传输系统。     

BEPCII基于数字采样的鉴相器设计

在北京正负电子对撞机重大改造项目(BEPCII)中,定时系统承担的任务是对储存环以及直线的各部分设备提供同步信号,从而协调整个对撞机系统的正常运行。描述了BEPCII定时系统鉴相器的设计原理和误差分析。该鉴相器用于对BEPCII不同途径传输的两路499.8MHz信号的相位进行鉴别。采用纯数字电路,不受温度以及湿度影响。且鉴相精度在1o以内。     

2003年全国大学生电子设计竞赛一等奖 低频数字式相位测量仪(C题)

本系统以51单片机以及可编程逻辑器件为核心,由模拟移相网络、数字式相位测量仪(含测频功能)、数字式移相信号发生器三个独立模块组成。相位测量仪的核心为数字鉴相器及高速计数器,频率计采用高精度恒定误差测频法。信号发生器使用直接数字频率合成(DDFS)技术,并使用汉字液晶显示模块,操作界面友好。系统的测量精度及其它指标均达到了设计要求。