SCANGIN:一种降低扫描测试中动态功耗的方法

通过调整扫描链上扫描单元顺序与逻辑门插入相结合，以减少扫描移入阶段扫描链上不必要的状态跳变，从而达到降低测试中电路动态功耗的目的．在ISCAS’89基准电路上进行的实验表明，该方法最多能将扫描移入阶段峰值功耗降低94．5％，平均功耗降低93．8％，而面积开销可以忽略不计．     

面向串扰时延效应的时序分析方法及在集成电路测试中的应用

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间.     

路径测试中基本路径集的自动生成

路径测试是一种重要的白盒测试技术，具有较高的故障覆盖率。基本路径集覆盖了程序中所有语句和分支，该文测试了基本路径集中的路径，在测试资源有限的情况下得到较好的测试效果，并提出了基于图的深度优先搜索的基本路径集的生成方法，该算法采用的生成子路径的方法可以有效地减少路径生成过程中的搜索过程，提高路径生成的效率。 关键词：     

基于精细化梯度的无线传感器网络汇聚机制及分析

信息汇聚是无线传感器网络的典型传输形态之一.在信息汇聚过程中,网络存在数据流分布内密外疏的不均衡特性.研究发现,在传统跳数模型下,网络数据流分布不仅存在全局不均衡性,而且同层节点内还存在着内疏外密的反向不均衡现象,从而使网络流量分析复杂化.提出一种精细化梯度模型,通过引入加权平均机制,将跳数信息转化为精细梯度信息,并以梯度作为数据汇聚的参考依据.通过理论和仿真分析,精细化梯度模型下网络具有更平稳的网络数据流分布特征,并在通常情况下具有更高的通信效率.     

模型检验中迁移关系的分组策略

迁移关系的构建是基于BDD模型检验中的一个重要环节，而建立占内存尽可能小且运算高效的迁移关系一直是难点，通常做法是对迁移关系进行分割．提出一种的对按位分割后的迁移关系进行分组的方法．通过对ISCAS-89中时序电路的试验表明，该方法对其中部分电路是有效可行的．     

基于遗传算法的最大开启电流估计

集成电路设计进入深亚微米阶段后，静态功耗成为低功耗设计中的一个瓶颈．电源门控法可以同时有效地降低动态功耗和静态功耗，是一项具有广阔应用前景的技术．电源门控电路的最大电流是由最大开启电流和最大的正常运行电流决定，它是电路设计的一个十分重要的参数，如何对它进行快速准确的估计已经成为一个新的问题．另外，冒险功耗是电路整体功耗中非常重要的组成部分，该文通过研究发现，在电路开启阶段同样存在冒险，同时消耗了大量的能量．文章考虑了组合电路的冒险现象，提出了一种基于遗传算法的最大开启电流的估计方法，对ISCAS85电路的实验结果表明，电源门控电路的开启最大功耗可能比正常情况下的最大功耗还要大．该文的方法具有较小的复杂性，可以仅用随机模拟的2．77％的时间，获得12．90％的最大开启电流值增量。     

极小布尔不可满足子式的提取算法

研究了极小布尔不可满足子式的提取算法，它分为近似算法和精确算法两种．文中就精确算法提出了局部预先赋值的优化方案，并且在理论上证明了该算法的正确性；通过实验显示了此算法可以获得更高的效率．通过模拟实验观察到，利用完法计算法进行近似提取的一个有趣现象，即随着公式密度的增加，算法的提取误差会趋于下降．     

CMOS电路最大功耗宏模型

参照已有的平均功耗宏模型研究成果,将电路最大功耗假设为输入向量对序列长度与跳变率的函数,并采用神经元网络拟合出该函数．ISCAS85电路集的实验结果表明,最大功耗宏模型的计算结果与门级电路最大功耗的实际模拟结果之间的误差可以控制在10％以内．     

High level synthesis for loop-based BIST

Area and test time are two major overheads encountered during data path high level synthesis for BIST.This paper presents an approach to behavioral synthesis for loop-based BIST.y taking into account the requirements of the BIST scheme during behavioral synthesis processes,an area optimal BIST solution can be obtained.This approach is based on the use of test resources reusability that results in a fewer number of registers being modified to be test registers.This is achieved by incorporating self-testability constraints during register assignment operations.Experimental results on benchmarks are presented to demonstrate the effectiveness of the approach.