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本文中所设计的电荷泵将用于手机液晶显示驱动模块中.通过对Fibonacci型电荷泵上升时间的估算,对减小上升时间和动态功耗进行折中考虑,本文提出优化开关频率的方法.用1.2μm CMOS双阱工艺参数对所设计的电荷泵进行模拟,结果表明这个电荷泵具有较快的上升速度和较高的效率.通过提高VGS电平和保证开关管的衬底始终接在最高电位上,文中提出了一种新型Fibonacci电荷泵,它可以正常工作在从1.2V到5V变化的多种电源电压下. 相似文献
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Generation of Technology-Independent Retargetable Analog Blocks 总被引:1,自引:0,他引:1
R. Castro-López F. V. Fernández F. Medeiro A. Rodríguez-Vázquez 《Analog Integrated Circuits and Signal Processing》2002,33(2):157-170
This paper introduces a complete methodology for retargeting of analog cells to different sets of specifications. This methodology is technology-independent, thus allowing the migration, from one technology to another, of the circuit under retargeting. Careful integration of the device sizing and layout generation tasks via the incorporation of layout constraints during the sizing process allows to generate fully functional designs in a few minutes. The methodology is illustrated via the retargeting of a fully-differential Miller-compensated two-stage operational amplifier for a new set of specifications and two different technological processes.An erratum to this article can be found at 相似文献
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基于充放电原理实现的微电容测量电路 总被引:1,自引:0,他引:1
具有抗分布电容以及简单实用等特性的充放电电路是目前微电容测量中广泛采用的一种测量电路。本文对基于充放电原理的微电容测量电路进行了深入研究,并介绍一种基于充放电原理的实用电路。 相似文献
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JIANG Guo-ping 《中国邮电高校学报(英文版)》2002,9(4)
1 IntroductionToday ,muchattentionhasbeenpaidtochaossynchronization[1 ,2 ] .Chaossynchronizationcanmainlybeclassifiedintotwotypescalledmutualsynchronizationandmaster slavesynchronizationac cordingtothecouplingconfiguration[3,8] .Thefor meriswithbi directionalco… 相似文献
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In asynchronous transfer mode (ATM) networks, fixed length cells of 53 bytes are transmitted. A cell may be discarded during transmission due to buffer overflow or a detection of errors. Cell discarding seriously degrades transmission quality. The quality degradation can be reduced by employing efficient forward error control (FEC) to recover discarded cells. In this paper, we present the design and implementation of decoding equipment for FEC in ATM networks based on a single parity check (SPC) product code using very‐large‐scale integration (VLSI) technology. FEC allows the destination to reconstruct missing data cells by using redundant parity cells that the source adds to each block of data cells. The functionality of the design has been tested using the Model Sim 5.7cXE Simulation Package. The design has been implemented for a 5 ° 5 matrix of data cells in a Virtex‐E XCV 3200E FG1156 device. The simulation and synthesis results show that the decoding function can be completed in 81 clock cycles with an optimum clock of 56.8 MHz. A test bench was written to study the performance of the decoder, and the results are presented. 相似文献