0.35μm部分耗尽SOI NMOSFET的总剂量辐射效应与偏置状态的关系

研究了深亚微米部分耗尽型SOI NMOSFET的抗总剂量辐射特性,主要讨论不同偏置状态对器件抗总剂量辐射性能的影响及其原因。通过器件模拟发现,辐射过程中的不同偏置状态使器件的电场分布差异很大,而器件埋层中俘获空穴的分布与电场密切相关,进而对器件产生不同的影响。模拟结果表明,器件在关态偏置下,背沟道附近陷获电荷密度最高,引起的阈值电压负向漂移和泄漏电流最大,即该偏置状态为浮体器件抗总剂量辐射的最劣偏置状态。     

一种新颖的高可靠CMOS SRAM 单元

本文提出了一种新颖的8管抗SUE,高噪声容限的SRAM单元。通过在每个访问晶体管上增加了一个并联的晶体管,上拉PMOS的驱动能力可以设计的比传统单元的PMOS的驱动能力更强,读访问晶体管可以设计得比传统单元的读访问晶体管更弱。因此保持,读噪声容限和临界电荷都有较大提高。仿真结果表明,与传统的6管单元相比,合理设计上拉晶体管尺寸后,临界电荷提高了将近3倍。保持和读静态噪声容限分别提高了72%和141.7%。但该新式单元的面积额外开销为54%,读性能也有所下降,适用于高可靠性应用,如航天,军事等。     

一种宽带、高速运算放大器的设计

介绍了一种基于双极工艺的高速宽带运算放大器的设计,从电路结构方面详细论述了电路的宽带设计、高速设计等设计思路,将该电路通过计算机模拟,给出了仿真和测试结果.经过投片验证,设计出的运算放大器满足预期指标,取得了比较满意的结果.该电路在视频放大器、有源滤波器、高速数据转换器等电子系统中有着广泛的应用前景.     

一款通过抗辐照设计加固技术实现的抗单粒子锁相环

本文设计了一款抗辐照设计加固的锁相环。通过增加一个由锁定探测电路、两个运放和4个MOS器件组成的电荷补偿电路,该锁相环显著地减小了单粒子瞬态引起失锁后系统的恢复时间。许多传统的加固方法主要是致力于提高电荷泵输出结点对单粒子瞬态的免疫力,本文的加固方法不仅能够降低电荷泵输出结点对单粒子瞬态的敏感性,而且也降低了其他模块对单粒子瞬态的敏感性。本文还提出了一种新的描述锁相环对单粒子顺态敏感性的系统模型,基于该模型比较了传统的和加固的锁相环对单粒子瞬态的免疫能力。通过Sentaurus TCAD 仿真平台模拟了单粒子瞬态引起的电流脉冲,用于电路仿真。基于130 nm CMOS 工艺设计了两个锁相环电路,晶体管级的仿真表明本文提出的抗单粒子加固锁相环的恢复时间比传统的锁相环提高了94.3%,同时,电荷补偿电路没有增加系统参数设计的复杂性。