一种低功耗双重测试数据压缩方案

随着集成电路制造工艺的发展,VLSI（Very Large Scale Integrated）电路测试面临着测试数据量大和测试功耗过高的问题.对此,本文提出一种基于多级压缩的低功耗测试数据压缩方案.该方案先利用输入精简技术对原测试集进行预处理,以减少测试集中的确定位数量,之后再进行第一级压缩,即对测试向量按多扫描划分为子向量并进行相容压缩,压缩后的测试向量可用更短的码字表示;接着再对测试数据进行低功耗填充,先进行捕获功耗填充,使其达到安全阈值以内,然后再对剩余的无关位进行移位功耗填充;最后对填充后的测试数据进行第二级压缩,即改进游程编码压缩.对ISCAS89基准电路的实验结果表明,本文方案能取得比golomb码、FDR码、EFDR码、9C码、BM码等更高的压缩率,同时还能协同优化测试时的捕获功耗和移位功耗.     

基于双端口RNI的容错NoC架构

为解决片上网络中故障路由器与IP核的通信问题,设计一种低硬件开销的双端口资源网络接口,在传统2D-mesh结构基础上,通过添加部分链路,将每个IP核连接到2个路由器上,并针对该架构设计相应的容错路由算法。实验结果表明,该方案硬件开销较小、容错能力较强。     

基于连续和交替序列编码的测试数据压缩

提出一种新的基于连续和交替序列编码的测试数据压缩方案。采用变长到变长的编码方式对测试序列中连续的“0”和“1”以及交替变化位的长度进行编码。代码字由前缀和尾部组成,用前缀表明编码的序列类型。该方案的解压电路结构简单,所需的硬件开销较小。在ISCAS’89基准电路上的实验结果表明,该编码方法能有效压缩测试数据。     

基于交替-连续长度码的测试数据编码方法

为了减少测试数据量,提出基于交替-连续长度码的测试数据编码方法。采用变长-变长的编码方式,直接编码测试集中连续-交替的长度码。实验结果表明,该方法的解压结构是一个简单的有限状态机,所需额外硬件开销小,与同类型的编码方法相比,具有更高的测试数据压缩率。     

一种容软错误的BIST结构

针对深亚微米工艺下瞬态故障引发的软错误可能成为芯片失效的重要原因,提出一种容软错误的BIST结构--FT-CBILBO.该结构对并发内建逻辑块观察器进行改进,通过对多输入特征寄存器进行功能复用,构建双模冗余的容错微结构,并且能有效地降低开销;在触发器输出端插入C单元,可有效地针对单事件翻转进行防护,阻塞瞬态故障引发的软错误.在UMC 0.18μm工艺下的实验结果表明,FT-CBILBO面积开销为28.37%～33.29%,性能开销为4.99%～18.20%.     

一种共游程码的测试数据压缩方案

提出了一种新的基于游程编码的测试数据压缩/解压缩的算法:共游程码(SRLCS)编码,它在使用较短的代码字来代替较长的游程的传统游程编码基础上,进一步充分利用了相邻游程之间的相关性,使用一位来代替与前一游程相同的整个后一游程,这样整个后一游程可以用一位来表示,达到从多位到一位的转换,进一步压缩了测试数据.由于测试数据中存在大量的无关位,对无关位适当的赋值,可以增加连续游程长度相同的概率,提出了一种针对共游程码的无关位填充算法.理论分析和实验结果证明该方案具有高数据压缩率、硬件实现简单等特点.     

基于故障感知容错路由算法的可重构架构设计

当路由器发生永久性故障时会影响网络的通信性能,现有的容错方法大多都是采用重路由策略,绕行路径的不确定性不仅会带来较长的绕行延迟甚至故障节点周围形成热点导致死锁。针对二维网状网络中的各种故障情况,设计了一种新的路由器架构——DRRA,通过添加的组件将不同的输入端口和输出端口连接起来,并定义了3种不同的具体连接方式,当数据包遇到故障节点时,会根据具体故障位置及路由信息选择合适方式直接绕过该故障节点,保证网络的连接性。实验结果表明,本文所提出的方案与其他容错方案性比不会产生过多的硬件开销,并且在网络存在多个故障节点的情况下保持良好的性能和可靠性。在热点流量模式下,本文提出的方案与ReRS方案相比可以降低57.4%的平均数据包传输延迟,与MiCoF相比可以降低38.9%的平均数据包传输延迟。     

应用于 ATE 的时间测量单元设计

集成电路飞速发展对集成电路自动测试设备(ATE)中时间测量单元(TMU)的精度提出了更高的要求。针对这一问题,本文使用电子学引脚测试芯片MAX9979对数字IC施加激励和捕获响应,结合Xilinx Artix-7 FPGA内部固化的时间数字转换器(TDC)设计了一种高精度的时间测量单元。时间数字转换器采用粗、细计数结合的内插方法,粗计数由参考时钟为200 MHz的32位直接计数器实现;细计数由超前快速进位链(CARRY4)级联的延迟链构成,通过对CARRY4进行专用配置来减小其超前进位功能引起的测量误差,使用码密度校准法对延迟链进行校准。实验结果表明,TMU量程为21.475 s,平均分辨率为34.7 ps, DNL优于2.5 LSB,INL优于4.5 LSB,精度为39.7 ps。     

WiNoC中EF-ACK容错无线接口设计

无线片上网络中的无线信道面临着严重的可靠性挑战,无线路由器的容错设计对整个片上网络的传输效率有着较大的影响.本文提出一种EF-ACK容错无线接口设计,将多条确认信息配置在一个数据包内,通过无线信道传递确认信息数据包;在无线接口处设立重传数据缓冲区,以更高效的方式确认数据以及控制错误数据包的重传;另外,提出了基于网络状态的编解码控制,在网络情况较差时用BCH编码的方式提高数据的鲁棒性.实验表明,本文方案使用了较小的额外面积和功耗开销,高效地完成了对于数据的无线确认反馈,且在错误率较高时,可以保证网络中较低的网络延迟和较高的饱和吞吐量,大大提高了网络的性能.     

一种基于FPGA的Latch结构真随机数发生器

提出一种基于FPGA的高熵真随机数发生器,采用非传统锁存器结构,并结合改进的随机数采集方法来获取真随机数。相对于FPGA上广泛采用的真随机数发生器,该高熵真随机数发生器具有较低的资源消耗。与参考方法相比,改进的随机数采集方法有效提升了数据产生速率。实验结果表明,该真随机数发生器对于温度(20 ℃~80 ℃)和电压(0.9~1.1 V)的变化具有较高的鲁棒性,所产生的真随机数均能通过NIST随机性测试。在正常工作条件下,随机数产生速率为14.2 Mbit/s。