面向卫星导航系统的多进制LDPC码的构造

面向卫星导航系统应用,设计一种性能优越且编码复杂度低的多进制低密度奇偶校验(LDPC)码。结合渐进边增长(PEG)算法与准循环扩展的半随机构造法,并优化非零元素的选择,构造与新一代卫星导航系统IS-GPS-800接口标准中参数一致的多进制LDPC码。进一步,通过将校验矩阵转换为重复累加码(RA)码的校验矩阵结构,实现低复杂度编码。仿真结果表明,与卫星导航系统IS-GPS-800接口标准中码长码率相同的二进制LDPC码相比,多进制LDPC码有明显的编码增益,且其编码复杂度较低。     

有效编码算法的LDPC编码器的VerilogHDL设计

低密度奇偶校验码(Low-Density-Parity-Checkcodes,简称LDPC码)是第四代通信系统强有力的竞争者,它是一种逼近香农限的线性分组码,译码的复杂度较低;但它的直接编码运算量较大,通常具有码长的二次方复杂度。本文创新点在于如何构造有效的编码,以降低LDPC码的编码复杂度;并研究和设计了用大规模集成电路去实现一个LDPC码的编码。文章中以(12,3,6)码为例,采用基于下三角矩阵的有效编码算法,通过重排列的顺序得到一个新的校验矩阵,以控制编码运算量为线性复杂度,并在QuartusII5.0软件平台上采用基于CPLD的VerilogHDL语言编程仿真实现了有效编码的过程,给出了编码的结构图和仿真波形,为LDPC码的硬件实现和实际应用提供了依据。     

基于循环差集的低密度奇偶校验码的构造

基于组合设计中的循环差集,提出一种构造准循环低密度校验(Quasi-Cyclic LDPC)码的方法。所构造的正则Quasi-Cyclic LDPC码的校验矩阵中不存在长度为4的环,并且可以用简单线性移位寄存器实现编码。仿真结果表明,在和积迭代译码下,采用该方法构造的码具有较好的性能。     

瑞利衰落信道下基于生成矩阵的LDPC性能研究

LDPC码是一种具有稀疏校验矩阵的分组纠错码。LDPC码作为高传输速率通信系统的信道编码,具有吞吐量大、高速译码速率和较低错误率的优点,但存在编码复杂度较高和编码时延较长的缺点。笔者针对LDPC码进行改进,设计一种基于生成矩阵构造的LDPC码,从而实现线性编码,并通过仿真研究其在瑞利衰落信道下的性能,得出系统的误码率曲线。     

大围长结构化LDPC码构造方法

在LDPC码的构造中,校验矩阵拥有大围长对于改善码的性能有着重要的意义.结构化是提高码实用性的关键.提出一种低复杂度的基于列差搜索法(Column-Difference Search AIgorithm)的准循环LDPC码构造方法,用以设计大围长和任意码率的规则QC-LDPC码(以下称为CDS-LDPC码).该方法可线性编码,易于IC实现.仿真结果表明,该方法构造的各种码率CDS-LDPC码在BER性能上均优于对应的随机码,与同属QC-LDPC码的Tanner码和Array码相比明显提高了0.79～3.28dB,并且在码长、码率等参数设计上更为灵活.     

结构化LDPC码的高速编译码器FPGA实现

提出一种高吞吐量、低复杂度、可扩展的非正则低密度校验(Low density parity check,LDPC)码准并行编码结构及译码结构及其实现方案,该编码结构和译码结构针对不同码长的非正则结构化LDPC码可进行相应扩展.通过对编译码算法,优化编译码结构进行调整,降低了编译码器硬件实现中的关键路径迟延,并采用Xilinx公司的Virtex-4 VLX80 FPGA芯片实现了一个码长10 240,码率1/2的非正则结构化LDPC码编码器和译码器.实现结果表明:该编码器信息吞吐量为1.878 Gb/s,该译码器在采用18次迭代情况下信息吞吐量可迭223 Mb/s.     

DVB-S2系统中LDPC码的编码算法的研究

本文介绍了DVB-S2标准中所采用的IRA LDPC码的结构,在研究其结构的基础上分析了直接型IRA码编码技术以及串行Turbo码编码技术.采用对比特节点所对应的所有校验节点进行并行编码运算的硬件实现方法,大大提高了编码器的工作速率.     

基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验LDPC(Low Density Parity Check)码。本文所提到的LDPC码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构，这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩降的一定变换而得到，这样，应用FPGA实现译码器的同时，能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特，码率为4／5，采用了6位量化方案。本文用现场可编程门阵列(FPGA)实现了LDPC码的编码，译码电路，并且通过QUARTUS仿真测试以及下载到实验板ATERA芯片的调试，表现出好的纠错性能。     

基于PEG算法的准循环LDPC码的编码构造方法

为了将渐进添边(Progressive edge-growth,PEG)算法应用于准循环低密度校验码(Low density paritycheck codes,LDPC codes)的构造,本文从最小化环长和减少短环周期的角度,提出一种新颖的准循环LDPC码的编码构造方法.利用该方法构造出一个码率为1/2的LDPC码,并通过计算机仿真得到其误帧率曲线,其性能优于3GPP中相同码长码率的Turbo码.该LDPC码不仅性能优异,而且编译码方法简单、复杂度低,能够节省存储空间,适用于未来移动通信以及深空通信.     

基于BIBD和循环置换矩阵的LDPC码

提出一种基于平衡不完全区组设计(BIBD)和循环置换矩阵的准循环低密度校验码(LDPC)构造方法。根据实际需求,利用BIBD构造相应的模板矩阵,用适合的循环置换矩阵进行扩展。采用该方法构造的LDPC码具有良好的结构和灵活性,该方法在一定范围内可快速方便构造出某一特定码长或码率的准循环LDPC码。仿真结果证明,准循环LDPC码在高斯白噪声信道上采用迭代译码时,具有较优的纠错性能及较低的错误平层。