基于C＋＋builder实现工控机与伺服单片机串行通信编程的研究与应用

对伺服处理器控制系统与工控机相结合完成对伺服机构的运行控制及状态监测的串行通信技术进行解析,对其实际应用案例进行了较详细的阐述。     

1553B总线处理器的比较分析与应用设计

1553B总线在航空、航天、舰船等嵌入式高可靠实时通信领域占有重要地位。分析了1553B总线终端的组成,归纳比较了DDC公司研制的多款1553B总线处理器的发展变化的特征,应用该公司集成度最高的1553B总线处理器,设计了小型化的1553B总线终端,与采用集成度较低的1553B处理器完成的设计方案进行了比较。结果表明,所设计的终端在体积、功耗、重量方面降幅均超过60%。     

基于网络处理器的系统设计中的几个问题

随着计算机和通信网络的快速发展,网络设备对性能和灵活性的要求越来越高,网络处理器(NP)通过对芯片的优化设计和提供可编程性平衡了这两方面的要求。由于网络处理器是一种新型的处理器,基于NP的系统设计不同于传统的基于通用处理器、ASIC/FPGA技术或单纯的嵌入式系统的开发,涉及到更多的设计目标(性能、灵活性、成本等)的优化问题。应分析NP的结构特点和对应用系统开发的影响,并考虑网络通信系统发展趋势,建立模块化和标准化的通信系统。     

QUICC Engine技术推动通信网络演进

作为全球最大的通信处理器制造商，飞思卡尔的PowerQUICC通信处理器一直得到最广泛的应用。过去11年以来，通信处理器模块（CPM）一直是基于Power—QUICC架构的通信行业内的主流，满足开发商对系统设计的协议处理需求。PowerQUICC架构采用一个Power Architecture核心，主要用于控制平面处理。基于RISC的独立CPM负责处理外围设备的处理任务以及多个通信协议（ATM、以太网、HDLC），从而与CPU协调一致地工作。     

TMS320C6678多核DSP的核间通信方法

嵌入式应用中采用多处理系统所面临的主要难题是多处理器内核之间的通信。对Key-Stone架构TMS320C6678处理器的多核间通信机制进行研究,利用处理器间中断和核间通信寄存器,设计并实现了多核之间的通信。从系统的角度出发,设计与仿真了两种多核通信拓扑结构,并分析对比了性能。对设计多核DSP处理器的核间通信有一定的指导价值。     

负载平衡无关的并行程序最适处理器网格选择

用户在编写并行程序时,通常是把物理处理器看成逻辑的处理器(进程)网格,以便于算法的实现.随着用户可用处理器的不断增多,可选择的网格形状也随之增加,如何为基于消息传递的并行程序选择合适的、能发挥出并行机潜在性能的处理器网格形状,是一个迫切需要解决的问题.在提出基于通信点概念的最小度数通信点集合法之后,通过对并行程序通信模式的分析,试图解决与负载平衡无关的并行程序的最适处理器网格选择问题.通过对ScaLAPACK软件包中的一个并行测试程序——并行Cholesky(对称正定矩阵分解)通信点集合度的分析,此方法成功地选择了最适处理器网格形状,并与实验结果相一致.     

一种高性能处理器在主控单元中的应用

主控单元是新一代通信测控设备的信息控制中心,需要处理复杂的控制信息和运行嵌入式系统软件,要求采用的微处理器具有丰富的接口和较高的处理能力。MPC8265是FreeScale公司推出的高性能通信处理器,内部集成了高性能嵌入式PowerPC核和丰富的外部设备连接资源,适用于高端通信及网络产品的控制应用设计。首先描述了MPC8265的主要功能特性,并重点介绍了采用MPC8265通信处理器来设计一种通用的高性能主控单元,描述了其电路的设计原理和主要软硬件模块的参考设计。     

TMS320C50与PC机高速串行通信的实现

介绍了一种数字信号处理器TMS32 0C5 0与PC机的高速通信电路 ,该通信电路结构简单 ,在波特率 3840 0下可以可靠通信。     

一种运算簇间互连通信单元的设计

在高性能并行处理器设计中,权衡通信效率与硬件设计开销是一个关键的问题。基于此,在基于簇状处理单元的线性阵列处理器架构前提下,提出一种基于多运算簇处理器结构的运算簇间互连通信设计方案,包括通信单元结构和典型数字信号处理数据传输的应用案例分析。实验结果表明,与传统线性阵列处理器结构相比,该方案可使互连通信单元的相应性能提升30%以上。     

一种基于异构双核处理器的嵌入式操作系统构架设计

当前应用于异构多核处理器嵌入式操作系统主要是主从式结构。这种结构由于存在通信协议和结构的异构性,使操作系统在实现上和通信处理存在复杂性。根据异构双核处理器的特点,通过分析通信硬件的结构,在单核嵌入式操作系统构架的基础上,提出一种基于对称通信的双核处理器嵌入式操作系统构架,解决了异构双核处理器中的通信效率和共享内存的利用问题。该操作系统构架成功应用于TI OMAP5910处理器。     

龙芯3号处理器多核虚拟化技术

MIPS 处理器是精简指令集（RISC）处理器中的一个重要代表,通常应用于嵌入式系统中.近年来,随着MIPS处理器性能的大幅度提升,其应用渐渐扩展到了高性能服务器领域.龙芯3号处理器是MIPS架构的典型代表.在目前的服务器研究领域中,多核技术是一项重要的技术指标,而虚拟化技术是另一项重要的技术指标.当前,虽然虚拟化技术得到了快速发展,但是龙芯3号处理器上的虚拟化技术却鲜有成果.基于龙芯3号处理器的多核虚拟化技术面临许多问题,虚拟多核架构结构复杂、核间通信方式难以模拟等都会为龙芯3号处理器上的多核虚拟化带来困难.分析了多核龙芯3号处理器的硬件结构以及物理多核的核间中断通信方式,在此基础上介绍了龙芯3号处理器上多核虚拟化关键技术.主要在多核处理器虚拟化总体架构设计、虚拟多核结构设计以及虚拟多核的核间通信方式等方面进行了讨论.实验的结果表明,在龙芯3号处理器上,该多核虚拟化方法具有良好的效果.     

一种提高多机系统通信性能的结点体系结构

从体系结构方面研究多机系统中的通信问题，探讨了一种新的多机结点结构－ＤＩ－ｍｕｌｔｉｃｏｍｐｕｔｅｒ，它能够提供比有的多机结构更高的存储和通信性能。它把路由器订成到每个处理结点中，去掉了存储器总线接口采用了多包处理凤曲“包选路”的高性能的存储接口。     

An interconnect architecture for networking systems on chips

Network processor systems on chips meet the speed and flexibility requirements of next-generation internet routers. The octagon on-chip communication architecture, with its cost, performance, and scalability advantages, supports these network processor SOCs     

适用于多核处理器的簇状片上网络设计

提出一种新型簇状片上网络架构。该架构以二维网状拓扑结构连接各个簇单元,每个簇单元由3个处理器、1个直接访存单元和1个簇共享存储单元组成。基于该架构的多核处理器可以获得更高的通信效率及存储器利用率。在实验系统上实现3 780点的快速傅里叶变换,结果表明,在快速傅里叶变换应用中存储器的利用率能提升至79.5%。     

New Processor Array Architectures for the Longest Common Subsequence Problem

A longest common subsequence (LCS) of two strings is a common subsequence of two strings of maximal length. The LCS problem is to find an LCS of two given strings and the length of the LCS (LLCS). In this paper, we present a new linear processor array for solving the LCS problem. The array is based on parallelization of a recent LCS algorithm which consists of two phases, i.e. preprocessing and computation. The computation phase is based on bit-level dynamic programming approach. Implementations of the preprocessing and computation phases are discussed on the same processor array architecture for the LCS problem. Further, we propose a block processor array architecture which reduces the overall communication and time requirements. Finally, we develop a performance model for estimating the performance of the processor array architecture on Pentium processors.     

基于异构双处理器的Profibus智能网桥的设计与实现

为了设计基于SPC3的高速Profibus智能网桥,提出采用异构双处理器的嵌入式对称结构和任务模块分配的设计方案构造系统,合理采用多种通讯模式、数据流量控制和实时嵌入式操作系统、TCP／IP剪裁等技术使网桥的实时性和可控性大为改善,并可实现远程WEB监控等上层管理功能。实际应用表明,基于本网桥的监控系统具有通信速度高、易扩展、性能稳定的优点。     

双核微处理器实时系统的软件架构方法

针对双核微处理器在工业控制领域的应用,探讨了基于共享内存的双核处理器软件架构的设计方法,主要分析讨论了双核之间的通信方法、数据共享策略以及双核任务分配方法。以F28M35双核处理器为例,介绍了该处理器资源结构、双核间的通信机制以及共享内存的使用方法。设计了一种以系统控制块数据结构为核心的软件架构方法,并成功运用在注塑机控制系统中。     

基于ARM架构的通信控制器设计

本文介绍了一种基于ARM体系架构的通信控制器的设计,包括:该通信控制器的典型应用场景、硬件组成及软件设计。目前ARM架构的处理器已得到了广泛应用。     

Co-simulation and communication synthesis approach for intellectual properties based SoCs

This paper presents an approach to integrate intellectual properties (IPs) based systems on chip (SoCs). The aim is to synthesize communication units using co-simulation environment and a stochastic process. The proposed approach allows to bound communication memories for different loading rates of the master processor. According to the chosen communication unit while interconnecting IPs components, this approach also allows to refine communication structures in order to lead to a model easily mappable onto the target architecture. The approach has been experimented and validated through a detailed case study concerning the verification and the integration of the discrete and direct wavelet transform (DDWT) IP in a mixed hardware/software architecture. Software partitions are executed on the ARM7 processor and hardware partitions are executed on the ModelSim simulator. The used co-simulation tool is Seamless CVE™ of Mentor Graphics. A library of adaptation protocols of IP blocs to the environment as well as a set of standard communication units (RAM, DPRAM, FIFOs) have been also developed and used.