数字直扩接收机中同步环路设计与仿真

同步是扩频通信系统中的一个重要问题。该文详细介绍了直接序列扩频（DSSS）通信系统中，数字科斯塔斯（Costas）环、数字延迟锁定环（DLL）的工作原理和环路中二阶环路滤波器的设计方法，并根据该原理提出了一种新的码环实现方案。使用Matlab对数字直扩接收机进行了仿真。不同环路滤波器参数下环路捕获性能的仿真结果及系统解调误码率证明了该环路滤波器在Costas环和DLL环中的正确性和实用性。其较好地解决了直扩系统中载波和伪码精确同步的问题。该文所设计的数字直扩接收机可有效地应用于CDMA及GPS等系统之中。     

四阶锁相频率合成器的环路参数设计及仿真

采用三阶环路滤波器的四阶频率合成器比三阶频率合成器能够更好的改善频率合成器的频谱杂散性能,但增加的极点会使得环路滤波器中电阻电容值的优化设计更为复杂.通过对系统的相位裕度、环路带宽、零极点频率等环路参数之间的关系,提出了一种无源环路滤波器优化设计的估算方法,并给出仿真流程.方法从相位裕度和环路带宽出发,通过指定零点和第二个非零极点所需要提供的参考毛刺的衰减程度来得出环路滤波器的各个原件值,简化了优化计算过程.     

基于FPGA的IIR数字滤波器的设计与仿真

提出一种在FPGA中实现高速IIR数字滤波器的方法,在理论上分析了IIR数字滤波器系数取整后的稳定性问题;利用FDATool设计滤波器,在Matlab中编程仿真;使用实验仿真的方法确定IIR滤波器系数量化字长,保证了IIR滤波器性能和硬件资源的优化,使IIR滤波器能适用高速场合,研究了FPGA中运算部件的运算特点,采用Verilog硬件描述语言实现迭代运算及有符号数乘法;最后编程实现IIR数字滤波器,通过Quartusll仿真并在FPGA上实现.通过试验验证,该方法设计的IIR数字滤波器收敛,能适用于对实时性要求高的系统中.     

适用于H264标准的快速去方块滤波结构

新一代视频压缩编码标准H.264引入环路滤波器来去除解码图像的方块效应,根据去方块滤波的特点,提出了一种环路滤波器的硬件实现结构,通过改进滤波算法,优化的缓冲区管理方式和流水线设计,提高了环路滤波器的处理效率和数据的吞吐能力.该硬件结构通过了RTL级仿真和综合,并在Spartan3 XC3S2000的FPGA平台上进行了验证,在133MHz工作频率下可以满足H.264标准Baseline档次30帧/秒分辨率为352×288标准视频序列的实时解码.     

数字锁相环的优化设计与应用

为了提高数字锁相环的工作频率、改善环路性能,提出了提高环路的优化设计方法,给出了数字锁相环（DPLL）的工作原理,通过对数字锁相环电路的设计分析,详细论述了利用数字微分将锁相环的鉴相器和环路滤波器完全数字化的电路设计方法,仿真结果表明：环路的工作频率由原来的几百kHz提高到几MHz,目前该数字锁相环已成功地应用于某测控系统中,应用结果证实：该数字锁相环具有工作频率高、捕获时间及精度可调、接口简单、通用性好等特点,可推广应用于远程测量与控制系统中.     

锁相环中无源滤波器的设计

环路滤波器是锁相环中的一个关键模块,一般采用有源和无源两种。本文对无源滤波器的结构以及滤波器对锁相环性能的影响进行了分析,总结了无源二阶的设计方法,然后针对三阶无源滤波器进行了设计,通过仿真可以看出结果满足了设计指标。     

一种基于多相带通结构的信道化滤波器算法

针对信道化滤波器要求运算速度快、消耗资源多、难以实时处理的突出问题，从多相滤波器，信道化滤波器的结构、原理和运算效率分析出发，推导了一种基于多相带通结构的信道化滤波器算法模型。这种算法将现有多相结构信道化滤波器模型中的低通设计改为带通设计，实现了复数乘法运算全部集中在带通滤波环节当中，并采用协调分级DFT算法的实现方案，大幅度节省了硬件资源，提高了运算效率，实现了信道化滤波器在通用FP—GA和DSP芯片中的实时处理，硬件仿真结果验证了算法模型的正确性和有效性。     

适用多种码速率的遥控副载波数字化解调设计

统一S波段测控体制采用相位调制技术实现遥控副载波的调制,星上应答机在实现S波段载波剥离后将遥控副载波送给星上遥控设备进行解调最终实现指令和数据的上注。遥控设备通常采用模拟电路实现解调,当输入不同码速率时均需要重新调试输入滤波器,并且当码速率较低时调试困难,滤波器及解调环路的工作参数更容易受环境温度影响,导致解调损失变高,跟踪解调环路易失锁。文章介绍了一种适应多种码速率的遥控副载波数字化解调方法。可以有效解决上述问题,减小解调损失,提高产品可靠性。文章中涉及到了数字化副载波跟踪环设计,数字化自动增益控制以及早迟路位同步恢复环路的设计方法,最后提出了两种提高产品可靠性的设计措施。本方法适用于采用FPGA工程实现,具有解调损失小,节省资源易实现以及可靠性高等优点。     

DVB-C接收机中的时钟恢复电路设计

论文提出一种DVB-C基带芯片中全数字时钟恢复电路的解决方案。环路为反馈结构,包括插值器、时钟误差检测和环路滤波器三个部分。A/D提供4倍符号率以上的采样率,误差检测采用Gardner算法,并做线性插值。通过调节环路滤波器的增益减小时钟误差抖动,同时提出一种判断环路锁定的检测方法。仿真结果表明,环路能够捕获400ppm的时钟频率误差,支持16-、32-、64-、128-、256-QAM调制方式,提供稳定收敛和优异的性能。     

基于PSO的可变分数延迟滤波器设计

提出一种采用微粒群优化算法计算可变分数延迟滤波器的全局鲁棒最优解方法,可变分数延迟滤波器采用Farrow结构,其中各子滤波器为系数固定的FIR滤波器。算法分为2级运算：第1级中使用低维微粒递归计算各子滤波器系数,提高了收敛速度;第2级通过全局优化得到滤波器设计结果。仿真结果表明,该可变分数延迟滤波器具有较好的频率响应特性。     

基于H．264的多模式自适应环路滤波算法

传统基于块的视频编码系统在码率相对较低的视频编码时总会产生块效应现象.本文在详细分析了H.264环路滤波的基础之上,提出了一种基于多模式的快速环路滤波算法.该算法根据H.264中特有的编码信息,将图像块边界分为五种不同的滤波模式,针对每种模式的特点采用相应的滤波技术,并且利用图像的空间相关性提出了一种快速的边缘强度判别方法.实验结果表明,该算法降低了滤波过程的复杂度,在保持图像客观质量不变或略有降低的同时更好地降低了块效应,大大提高了图像的主观质量.     

面向CPU-GPU平台的HEVC编码器优化

针对CPU-GPU平台提供了一种能显著降低高效视频编码(high efficiency video coding,简称HEVC)复杂度的优化方案.根据编码器的复杂度分布及不同模块的特点,针对帧内预测、帧间预测以及环路滤波分别进行了优化.在帧内预测中,基于相邻编码单元(coding unit,简称CU)之间的相关性,提出了一种CU的深度决策方法以及一种减少率失真优化(RDO)的模式数量的方法,降低了帧内编码的复杂度.在帧间预测中,提出将耗时最大的运动估计模块完善在图形处理单元(GPU)上,通过中央处理单元(CPU)和GPU的流水线工作获得了明显的加速,并基于预测残差的能量提出了一种编码单元提前终止划分的方法,有效降低了帧间编码复杂度.在环路滤波中,提出了一种GPU端的自适应样本点补偿(sample adaptive offset,简称SAO)参数决策方法及去块滤波方法,有效分担了CPU端的复杂度.上述优化实现在HM16.2上,实验结果表明,提出的优化方案可以获得高达68%的编码复杂度节省,而平均性能损失仅为0.5%.     

改进的基于AVS2的样点自适应补偿滤波算法

样点自适应补偿(SAO)是第二代数字音视频编解码标准(AVS2)和高效视频编码(HEVC)标准中环路滤波耗时较多的一部分。针对现有自适应样点补偿算法计算量大、复杂度高等问题,提出一种改进的快速率失真算法。该算法主要通过分析各个边缘模式下不同补偿值的变化与所对应的率失真变化之间的关系,对原本定义的补偿值与写入码流的二元符号串之间的关系表进行修改,在不需要计算每个补偿值的率失真代价的情况下,设定一个提前终止条件,快速找到当前样值偏移补偿单元最优的补偿值。实验结果表明,与AVS2下的计算结果相比,在保证图像率失真基本不变的前提下,改进的算法减少了寻找最优补偿值的计算量以及75%的循环次数和33%的环路滤波运行时间,从而降低了计算的复杂度。     

基于FPGA的直接序列扩频发射机的设计与实现

This paper presented an implementation of a direct sequence spread spectrum transmitter, which used FPGA as a hardware platform, and Max- plusII as a design tool. And the modules were designed using Verilog HDL and the top layer was designed based on graphical method. In this design, Bits to be transmitted are read from ROM circularly, and the channel coding utilizes (2,1,7) convolution codes. The spread spectrum module adopted kasami codes with a spread length 255. And a 3 bit quantization is used for polar transformation. Between every bit, 7 bits were inserted in interpolation module. The output filter is a 16 level FIR filter. The Verilog HDL codes, block diagram of the whole system, and the simulation results were presented in this paper. The result of the simulation showed that this is a high accurate and stable design without any glitch.     

基于交叠正交变换的视频压缩编码分析与实现

混合视频编码标准由于采用基于块的运动补偿预测和变换量化,从而使解码图像在块边界产生干扰视觉的不连续性,尤其在低码率下,易形成块效应。由于滤波法、凸集投影法、交叠正交变换等可作为信号处理中去除块效应的技术方案,为此在对视频编码的系统结构进行分析的基础上,实现了基于交叠正交变换时间域预滤波和后置滤波的去块效应视频混合编码方案,并讨论了实现这一方案的框架结构和交叠模式选择等关键技术问题,最后给出了实验结果,对比实验结果显示,该方案在提供相当的编码性能基础上,能有效地改善视频图像的块效应现象。     

基于Gabor滤波器与LDP掌纹可撤销模板生成方法

针对掌纹身份认证中存在着识别率和安全性较差的问题,提出一种基于多方向的Gabor滤波和局部方向模式（Local Directional Pattern,LDP）的自适应阈值特征编码方法mLGDP,在此基础上,进一步提出一种基于多方向Gabor滤波和LDP方法的自适应阈值差值特征编码方法mDLGDP,并将这两种方法的特征相融合,有效增强了原有掌纹模板间的多样性和识别率。通过对图像的特征编码进行分块处理,提取特征向量并二值化,再采用Bloom滤波器实现多对一映射和对掌纹图像的位置置乱,将得到置乱结果矩阵和用户密钥通过卷积运算进行不可逆变换,最终获得掌纹图像的可撤销模板。理论分析和实验表明,即使在密钥丢失时,分别使用两种改进方法依然可以保持较高的识别率,当使用两种特征相融合的方法时,识别率能够得到有效提高,且具有更好的安全性。     

Power and delay efficient fir filter design using ESSA and VL-CSKA based booth multiplier

FIR filter plays a major role in digital image processing applications. The power and delay performance of any FIR filter depends on the switching activities between the filter coefficients (FCs) and its basic arithmetic operations (i.e., multiplication and addition) performed in the convolution equations. In this paper, a new FIR filter is designed using Enhanced Squirrel Search Algorithm (ESSA) and Variable latency Carry skip adder (VL-CSKA) based booth multiplier. The proposed ESSA algorithm selects an optimal FC by minimizing the switching activities of FC based on the ripple contents, power and Transition width parameter to meet the required specifications of FIR filter in the frequency domain. Also, the VL-CSKA based booth multiplier is proposed to reduce the delay of FIR filter with parallel addition of partial products (PPs). In this design, the VL-CSKA adders utilize variable size and compound gate-based skip logic to deduce the delay with low power. The proposed FIR filter is simulated in Xilinx working platform by developing Verilog coding. The simulation result shows that the proposed FIR filter outperforms the state-of-the-art FIR filters by consuming only 0.142 mW power with delay of 28.175 ns.     

H.263+视频编解码器中去方块效应滤波器的性能测试

H．263／H．263 是基于宏块或块的离散余弦变换和带运动补偿的预测编码相结合的混合编码方法，在解码端恢复出来的图像会产生方块效应。H．263 可选模式中提出了一种去方块效应滤波器，通过在测试模型TMN8上对其性能进行的测试以及测试数据的分析和比较，表明该滤波器可改善块效应现象，提高图像的主观质量，具有较高的实用价值，可应用在H．263 视频编解码器中。     

基于NDIS中间层的网络数据包拦截技术及实现

该文分析了Windows平台下各种包拦截过滤的方法,在分析各种方法的基础上,采取基于NDIS中间层来拦截网络数据包。设计并实现了Windows 2000/xp平台下的网络数据包的拦截与处理。     

无线网络编码的块时延控制

网络编码技术的应用能提高无线分组网络的传输可靠性、吞吐量。但是,在这些网络编码策略中首先要将传输的信息拆分成若干个"数据块",然后再分别对各个数据块进行网络编码处理。而数据块的大小会严重影响数据块的传输时间,数据块越大,数据块时延就会随之增大。在现有的网络编码策略中,数据块的大小一般会在传输之前就会确定,但很难用事先设置好的大小满足实际情况下的时延要求。本文提出了网络编码条件下的数据块大小选择算法的目标方程,并分析了数据块大小对吞吐率的相应影响,进而设计了一种自适应满足实时应用时延要求的数据块大小的选择算法。该算法可通过在无线网络中自适应设置每一个编码块大小来满足实时应用的要求。