H.264中插补算法的VLSI设计与实现

提出了H.264标准中插补运算的硬件设计方法。对亮度1/2像素插补,采用易于硬件实现的4抽头滤波器取代6抽头滤波器;对色度1/8像素的插补,利用移位器和加法器实现了乘法运算。提出一种可重用的基于4×4块的插补流水线结构。     

H.264分数像素内插的快速算法

为了克服H.264中内插分数像素运算复杂度大的困难，针对H.264编码的特点，提出了用1-D滤波代替2-D滤波的快速内插分数像素的方法。实验表明，在编码性能损失很小的条件下，可以使得内插分数像素运算的时间复杂度大幅度下降，该算法对于H．264在复杂度受限的平台上的实现具有一定的实用性。     

适用于H.264/AVC的去块效应滤波器硬件设计

设计了一种适用于 H.264/AVC 标准的去块效应滤波器,提出了将对外部存储器的存取操作与滤波计算并行执行的电路结构,利用相邻4×4像素块的数据相关性组织滤波顺序,使片内 SRAM读取次数减半,通过增加片内 SRAM,完成下一待滤波宏块左相邻块像素数据的复用,从而大大减少了滤波处理的周期数。     

H.264编码器的SSE-2优化实现

目前,ITU-T和ISO正在联合制定新一代的视频编码标准H.264(或称MPEG-4 Part10).H.264采用了多种复杂的编码技术,包括1/4像素精度的运动估计,8种块划分模式以及帧内预测等,在提升编码效率的同时,也使运算复杂度大大增加.本文中使用Tntel的SSE-2技术对H.264的运算密集部分包括运动估计、1/4插值、量化和正反整数变换等进行了优化.优化后,编码器在P4-1.7G,256M内存的主机上的编码速度可达25帧/s(QCIF图象).     

H.264视频解码器中帧内预测模块的硬件设计

提出一种能实时处理的H.264/AVC帧内预测硬件结构.通过对H.264/AVC各个预测模式的分析,设计了一个通用运算单元,提高了硬件资源的可重用性.采用4个并行运算单元计算预测值,对运算比较复杂的plane模式预处理,并设计模式预测器,加快了系统处理速度.硬件电路结构已通过RTL级仿真及综合,并在Altera公司的C...     

一种改进的H.264运动估计信息隐藏算法

基于H.264特有的1/4像素精度运动估计,提出一种改进的mH.264运动估计信息隐藏算法.通过修改宏块中每个分割块的最佳匹配位置,利用分割块匹配位置与待嵌二进制信息之间的映射规则,将信息隐藏到分割块的匹配位置中.信息的提取基于解码器中亮度像素内插过程,不需原始视频参与,属于盲提取机制.实验结果表明,改进的H.264运动估计信息隐藏算法在不明显降低视频质量的前提下提高了隐藏容量,降低了系统开销,具有较高的整体性能.     

一种新的用于H.264/AVC的运动估计VLSI结构

提出了一种新的用于H.264/AVC的分数运动估计VLSI结构.首先改进分数运动估计算法的迭代顺序,将1/2像素精度和1/4像素精度的串行搜索改为同时进行,设计出一种空间上具有更高并行度的VLSI结构;另外该结构不需要输入和输出1/2插值数据,因此减少了存储带宽需求.该结构计算H.264/AVC中一个宏块1/4像素精度的41个运动向量需要1344个时钟周期.在0.18 μm CMOS工艺下作了逻辑综合和仿真,结果表明时钟频率为147MHz时,面积为276k门,能够满足SDTV(1280×720)@30Hz的视频编码需要.相比现有结构,该结构降低了存储访问带宽需求,提高了数据吞吐率.     

基于H.264的快速1/4像素精度运动估计算法

提出了一种快速1/4像素精度的运动估计算法。该算法基于运动补偿预测误差模型,与传统的1/4像素的分层运动估计算法不同,仅通过一步计算就能直接得到1/4像素精度的运动矢量,而且完全避免了运算量很大的分数像素内插运算和整像素搜索完成后的分数像素搜索。同时对最佳整像素点位于图像边缘位置的情况进行了研究。实验结果表明,该算法在保持图像质量的前提下极大地减少了1/4像素运动估计的运算量。     

一种高效视频编码插值滤波VLSI架构设计

最新视频编码标准高效视频编码( HEVC )将8抽头内插值滤波器应用于分数像素运动估计中。相比H.264/AVC标准中使用的6抽头内插值滤波器,虽然提高了精确度,但增大了超大规模集成电路( VLSI)实现的面积。为此,设计一个内插值滤波器VLSI架构。为便于VLSI实现,提出一种快速内插值滤波算法,并在此基础上,构造可重构配置和单元块复用的内插值滤波器VLSI架构,以降低硬件的实现面积。实验结果表明,与未优化的VLSI架构相比,该架构能降低实现面积和提高工作频率,节省大量的存储RAM,可支持4∶2∶0格式的3840×2160视频序列的实时处理。     

H.264/AVC中整数DCT变换量化模块的Verilog设计

H.264/AVC视频压缩标准采用了4×4整数DCT变换和量化方法,避免了数据失配并提高了精度,具有较高的编码效率。本文分析H.264整数DCT变换和量化算法,将DCT变换转换为两次快速蝶形运算,减少了计算量,并用Verilog硬件描述语言编程实现整数DCT变换和量化功能,利用QuartusII进行综合和仿真,得到正确的结果。本设计具有54.54MHz的时钟频率、较低的资源消耗和功耗。     

AVS分数像素插值算法的VLSI实现

基于AVS运动补偿分数像素插值算法,提出了一种新的VLSI结构,满足了AVS基准档次6.2级别(1920×1080,4:2:2,30f/s)高清视频实时解码的要求。介绍了AVS分数像素插值算法,采用一种新的基于移位寄存器的寄存器文件作为内部像素存储器,提高了并行处理效率,并将脉动阵列应用到AVS插值滤波器中,有效提高了运动补偿插值运算的速度。     

基于FPGA的二维码图像旋转系统

阐述了在图像预处理阶段将二维码图像旋转至端正的必要性。设计了一种求取QR二维码图像旋转角度的算法以及一种可将二维码图像旋转任意角度的算法。求取旋转角度算法简捷有效,能以较低的硬件代价实现。图像旋转算法利用了CORDIC算法以及双线性插值算法,采用高速流水线架构在FPGA上实现。整个设计在Altera公司的DE2平台下进行了验证。实验结果表明,这两种算法结合使用可以快速有效地将带有一定歪斜角度的二维码图像旋转端正,速度可以达到90.9 MHz,旋转后的图像细节清晰,能有效提高二维码的识别率。     

一种改进的低成本自适应双三次插值算法及VLSI实现

提出了一种新型图像缩放算法, 由自适应锐化滤波器和双三次插值组成.锐化滤波器减轻了双三次插值产生的模糊效应, 自适应技术进一步提升了图像缩放质量. 为了减少运算量, 提出前置滤波和后置滤波技术.与其他几种算法相比较, 本文的算法在主观和客观评价方面都明显胜出. 为了实现实时低成本设计, 提出了一种该算法的流水线超大规模集成电路 (Very large scale integration, VLSI)架构. 在现场可编程逻辑器件 (Field-programmable gate array, FPGA)上实现, 占用695个逻辑单元(Logic elements, LEs), 时钟频率达到165MHz, 减少了36.8%逻辑单元, 图像质量平均峰值信噪比 (Peak signal-to-noise ratio, PSNR)提升了1.5dB.     

一种可重配低复杂度结构的滤波器

基于FRM(Frequency masking)、内插以及抽取理论设计了一种新的滤波器结构.该结构采用FRM技术,具有低复杂度,而且具有结构级以及滤波器级的可重配性,能够提取出位于任意中心频点的任意带宽的信道.实验结果表明:本文提出的滤波器结构相比传统的PC方法能大大降低设计的复杂度.     

An Efficient Component-Separable Inter Layer Interpolation Scheme Applied in Scalable Video Coding

Recently, active research has conducted on a new emerging video coding standard, scalable video coding (SVC), which adopts a layered coding scheme to generate a multi-layered bit stream for heterogeneous environments. One of the most important features of SVC is the utilization of inter layer prediction coding, and the coding efficiency will be greatly dependent on the design of the inter layer interpolation scheme. In the current working draft, a uniform up-sampling filter is employed which aims to achieve high interpolated precision for both luma and chroma components of coded images, but this results in extremely unnecessary computational complexity which prevents it from being put to practical use. To overcome this, an efficient component-separable inter layer interpolation scheme is proposed in this paper. Based on the basic characteristic of human vision system, this proposed scheme intends to assign suitable filters for different components according to their sensitivities for human eyes. In particular, the 6-tap filter is retained for the luma component but for chroma components, much more simplified filters such as 2-tap and 4-tap filter should be used instead. Experimental results show that when compared with the original scheme, the proposed scheme significantly reduces the computational complexity by saving on coding time while holding the coded bit-rate and PSNR performance. Therefore, this scheme can be applied in the spatial interpolation of scalable video coding.     

Comparative study of FFA architectures using different multiplier and adder topologies

Parallel FIR filter is the prime block of many modern communication application such as MIMO, multi-point transceivers etc. But hardware replication problem of parallel techniques make the system more bulky and costly. Fast FIR algorithm (FFA) gives the best alternative to traditional parallel techniques. In this paper, FFA based FIR structures with different topologies of multiplier and adder are implemented. To optimize design different multiplication technique like add and shift method, Vedic multiplier and booth multiplier are used for computation. Various adders such as carry select adder, carry save adder and Han-Carlson adder are analyzed for improved performance of the FFA structure. The basic objective is to investigate the performance of these designs for the tradeoffs between area, delay and power dissipation. Comparative study is carried out among conventional and different proposed designs. The advantage of presented work is that; based on the constraints, one can select the suitable design for specific application. It also fulfils the literature gap of critical analysis of FPGA implementation of FFA architecture using different multiplier and adder topologies. Xilinx Vivado HLS tool is used to implement the proposed designs in VHDL.

     

基于Lifting的小波变换通用硬件实现方法研究

文章提出了一套完整的基于Lifting算法小波通用硬件实现的流程。该方法系统分析了目前基于Lifting算法小波实现过程中的有限精度分析,基本一维、两维小波变换结构设计以及常用优化算法,提炼出了一套小波设计的通用方法。该文将以6/10小波变换为例介绍该方法的具体实现过程,为设计者提供了一整套设计一个高性能小波可遵循的流程,它可以应用于小波变换的硬件设计以及相关的基于小波变换的信号处理系统设计。     

A novel architecture design for VLSI implementation of integer DCT in HEVC standard

This paper presents novel hardware of a unified architecture to compute the 4?×?4, 8?×?8, 16?×?16 and 32?×?32 efficient two dimensional (2-D) integer DCT using one block 1-D DCT for the HEVC standard with less complexity and material design. As HEVC large transforms suffer from the huge number of computations especially multiplications, this paper presents a proposition of a modified algorithm reducing the computational complexity. The goal is to ensure the maximum circuit reuse during the computation while keeping the same quality of encoded videos. The hardware architecture is described in VHDL language and synthesized on Altera FPGA. The hardware architecture throughput reaches a processing rate up to 52 million of pixels per second at 90 MHz frequency clock. An IP core is presented using the embedded video system on a programmable chip (SoPC) for implementation and validation of the proposed design. Finally, the proposed architecture has significant advantages in terms of hardware cost and improved performance compared to related work existing in the literature. This architecture can be used in ultra-high definition real-time TV coding (UHD) applications.

     

一种用于JPEG2000的小波变换VLSI结构设计方法

为了快速地进行小波变换,提出了一种应用于JPEG2000的基于提升格式5/3,9/7统一的离散小波滤波单元;同时对于行列并行滤波,提出了一种控制机制,其在缓存5行的条件下,可完成高速行列并行滤波操作。该方法在保证精度条件下,可以取得较高的硬件利用率,且中间数据暂存空间需求低。然后在提升结构基础上,完成了硬件模块设计,并进行了仿真和FPGA实现。最后用Verilog HDL对系统进行了硬件描述,并在Altera DE2的验证板上的cyclone2 EP2C35FC672芯片上,在Quartus 6.0环境下实现了该结构功能。