逻辑平衡与高速数字电路

在设计者进行系统和电路级设计时,时常会将要实现的逻辑功能或操作较为平均地分配到时序中的各个阶段,称之为逻辑平衡设计。该论文引用了逻辑平衡的方法,将其运用在高速数字部件设计中,以常用运算单元如计数器,有限状态机和乘法器的高性能设计方案为例,分析了逻辑平衡在高速集成电路设计中的应用;并分析了逻辑平衡的方法在减小电路面积,提高电路的性价比和降低电路功耗中的作用。     

支持ONFI和Toggle模式的NAND Flash PHY设计

论文设计了一种能支持ONFI2．1与Toggle1．0模式的NAND Flash PHY,完成了其读写通道、地址与控制逻辑的设计,并采用读门控电路消除DQS读前后的毛刺。功能仿真与静态时序分析结果表明,PHY的设计达到了ONFI与Toggle标准时序要求。NAND Flash PHY面积为45245．5μm^2,动态功耗为1．16mW,静态功耗为95．8μW。     

MC6809配用动态存贮器的一种简便方法

在设计微机局部网的通讯结点机时,往往需要在一块模板上实现一定容量的随机存贮器(RAM)并要求占用尽可能小的空间。目前的静态RAM尚不能满足这一要求。而动态RAM具有体积小,功耗小,速度快等优点,但它往往需要复杂的控制逻辑。美国Intel公司生产了一种专门用于2117(或4116)动态RAM的控制器Ⅰ8202,     

基于闪存的图像存储系统设计

针对硬盘存储图像速度慢、可靠性差的弊端,分析了以Flash作为存储介质的可行性,提出了一种基于闪存Flash的存储系统设计方案.利用并行与流水线技术相结合,有效提高了存储容量和操作速度.整个存储系统利用FPGA控制读、写、擦除以及坏块识别的逻辑时序,利用单片机管理无效块,建立有效块表.实现了对高速大容量图像数据的存储操作,满足了实际应用中高速相机的需求.     

基于UCOS和UCGUI的嵌入式数字示波器

提出了一种基于UCOS和UCGUI的数字存储示波器的软件时序逻辑状态机实现技术,硬件上采用FPGA ARM的结构,充分利用FPGA在逻辑控制、高速信号采集方面的优势,以及ARM核心在LCD波形刷新、人机接口以及通信协议处理的灵活性,在提高系统整体性能和可靠性的同时简化了系统的软件和硬件结构.     

近红外光信号采集的FPGA控制接口设计与实现

介绍了一种近红外信号采集模块的设计方案,它主要采用ADS1299采样芯片,利用FPGA的可编程逻辑控制的特点,采用状态机编程思想,通过编程设计A/D的读控制时序和写控制时序,将采样结果实时保存在双口RAM里,并通过Nios II软核处理器进行控制,从而实现高精度多通道A/D采样系统采集模块的设计。通过实验表明,该设计是有效可行的。     

基于CPLD的智能化嵌入式EL显示系统设计及应用

在简述EL平板显示器特性的基础上，讨论了智能化嵌入式EL显示系统的软，硬件设计方法。提出用复杂可编程逻辑器件(CPID)实现显示系统中CPU与显示RAM之间的接口逻辑及EL显示器控制逻辑，并给出了相关的逻辑结构与控制时序。最后，讨论了车载智能化嵌入式EL显示系统的设计。     

面向多级逻辑的低功耗有限状态机状态分配

状态分配在低功耗有限状态机设计中已经被证明是很有效的方法.该文针对有限状态机多级组合逻辑实现提出了一个新的成本函数,并利用整体退火遗传算法来进行状态码的搜索,通过减少电路的开关活动性和组合逻辑部分的面积来达到功耗的降低.对25个有限状态机标准测试电路进行面积和功耗的测试表明:与已发表的针对面积和功耗优化的算法相比,该文所提出的算法不但在功耗降低上具有较大的改进,在面积改善上也具有一定的优势.     

DSP和JTAG接口的FPGA系统在线编程方法

基于SRAM的FPGA在高温下功耗较高,配置存储器时具有掉电易失性,且某些系统需要对FPGA进行在线升级以升级系统。针对这些需要,介绍一种使用RAM存储器作为配置码流载体,以DSP作为配置主控器实现基于Flash工艺的FPGA在线编程方法。PC通过DSP串口把FPGA配置码流下载至外部RAM,DSP的GPIO口驱动FPGA的JTAG口成功实现了Flash的擦除、烧写以及FPGA在线升级。实验结果表明,系统能在150℃环境以较低功耗正常稳定工作,且该方法可靠性高、操作方便。     

基于状态机的PEX8311的DMA实现

结合PCI-Express的传输特性,分析了PEX8311的DMA传输模式与时序逻辑,通过有限状态机的设计,实现PEX8311的DMA传输。与其他设计相比,利用有限状态机理论设计控制逻辑具有直观、简单、设计流程短等优点,并对状态机进行了Verilog优化设计,使状态机更加稳定。