基于动态目标阻抗的DDR3电源完整性仿真

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压、片上校准引擎、动态ODT、fly by拓扑以及write leveling等技术在一定程度上提高了信号完整性,但高数据率DDR3的设计实现仍然比较困难。由于DDR3总线属于高速并行总线,同步开关噪声与电源本身的噪声耦合在一起,共同影响数据信号的质量。考虑到芯片实际工作电流并非恒定不变,而是一种动态变化的频率相关源,提出了一种新的基于目标阻抗与动态目标阻抗的混合仿真与设计流程,在前仿真阶段采用恒定目标阻抗,在后仿真阶段采用动态目标阻抗为设计目标,仿真结果证实了该方法的有效性,实现了设计优化速度与精度的权衡折衷。     

DDR3系统混合建模与协同仿真

DDR3存储器已经成为目前服务器和计算机系统的主流应用,虽然DDR3采用双参考电压、片上校准引擎、动态ODT、fly-by拓扑以及write-leveling等技术在一定程度上提高了信号完整性,但设计实现高数据率仍然比较困难.针对某自研处理器及服务器主板设计,采用混合建模方法,建立了由芯片I/O、封装、PCB、过孔、连接器和DIMM条组成的DDR3的全通道信号完整性仿真平台,通过频域仿真,比较通道中各种无源组件引入的插损和回损,通过时域仿真,分析各组件对接收眼图的不同影响程度,实现Chip,Package,PCB的协同仿真与设计优化,达到了预期指标.     

基于DDR3系统互联的信号完整性设计

针对DDR3系统互联中信号完整性和时序等问题,以某自研的自主可控计算设备为背景,详细描述了龙芯3A处理器和四片DDR3内存颗粒芯片互联的仿真分析和优化设计方案.分析了IBIS模型的结构和数据信息,介绍了一种快速验证IBIS模型准确性的方案.仿真分析了一种DDR3差分时钟电路共模噪声的控制方法.利用前仿真和后仿真,分析验证了多片DDR3内存颗粒芯片在Fly-By拓扑结构下的时序和信号质量.仿真结果达到了预期目标.     

嵌入式存储系统的仿真及实现

嵌入式环境中存储需求在不断地增长，越来越多的嵌入式系统采用高速存储单元支持系统运行以及大规模的数据存储。随着嵌入式存储系统的速度和容量的扩展，如何设计高速的存储系统成为需要研究的问题。该文从信号完整性的角度，以一种海量DDR存储系统设计为实例，利用信号完整性仿真方法，分析和探讨了适当的信号线终结方式和布线规则对信号完整性的影响。该方法适用于不同容量的高速存储系统设计和高速DDR2存储系统，实际应用表明了该方法具有良好的效果。     

高速PCB的仿真技术

利用IBIS模型进行板级信号完整性分析是一种简单、易用的分析方法。结合PCB设计的SI模型,介绍了几种板级信号完整性分析的方法,讨论了各种分析方法的利弊,确定了使用IBIS模型进行信号完整性分析和EMC分析。通过加载IBIS模型对P4主板的DDR信号线进行了仿真,并对仿真结果进行了分析,达到了验证设计规范的目的。     

安捷伦科技推出每分钟可进行百万比特量级仿真的通道仿真器用于信号完整应用——新的先进设计系统仿真器可加快多千兆位/秒芯片间数据链路设计的眼图测量速度

推出时间：2009-03 安捷伦科技公司目前宣布推出每分钟可进行百万比特量级仿真的信号完整性通道仿真器,它用于测量数千兆位芯片间的数据链路设计。该通道仿真器是安捷伦先进设计系统（ADS）EDA软件平台的一部分,它可以在ADS信号完整性设计和分析环境中通过通道仿真,进行交互式眼图测量。     

DDR2互连拓扑分析

DDR2在实际印制板实现时,由于拓扑结构使用不当导致严重的信号完整性问题。本文通过hyperlynx仿真软件分析DDR2常用的树形拓扑结构以及菊花链拓扑结构,具体分析拓扑结构中各个分支长度以及匹配电阻的位置对于信号质量的影响,最终给出印制板设计的布线拓扑指导。     

TO-252封装电磁仿真分析

随着工艺尺寸的缩小和工作频率提高,表面贴片式封装技术中的PCB板和键合线都可能对电路的电气特性产生影响,因此有必要对这种封装技术进行信号完整性的分析。文章介绍了一种表面贴片封装TO-252,采用3D电磁仿真软件HFSS进行建模,分析仿真PCB板材、厚度和键合线的长度、拱高、根数及键合线间的距离对封装设计中信号传输的影响,为实物封装设计起指导作用。     

一种封装管壳快速建模方法

随着芯片工作频率越来越高,越来越多的封装被应用于高速电子系统。IC 封装的电性能在整个系统性能上 起着越来越重要的作用。工程师经常会遇到基板层数减少或者电源地管脚数量有限,但以Wirebond 形式封装的IC 仍要工作 在超高的频率。在封装电性能未知的情况下要确认整个芯片是否能正常工作将非常困难,这将会影响产品推向市场的时间。 为了提高设计效率及成功率,有必要从Chip-Package-Board 的系统仿真中找出设计的盈余。基于此原因,需要评估出封装管 壳的寄生参数并用于系统的仿真。本文介绍了一种管壳建模的快速方法。     

基于DDR3高速电路拓扑结构的优化与仿真

以JEDEC公司所设计带寄存器内存条(RDIMM)B0公版DDR3的PCB为研究对象,并根据寄存器和内存条的IBIS仿真模型提取对应的时钟信号走线的Fly-By拓扑结构。通过SigXplorer软件对原先的Fly-By拓扑结构进行仿真并分析,然后,根据现有的拓扑结构特点设计出一种新的拓扑结构Fly-Shu。最后,通过反射仿真的矩形波形和串扰仿真的眼图波形与原先Fly-By拓扑结构仿真结果进行对比,发现新设计的Fly-Shu拓扑结构在高速电路中对于常见反射和串扰影响方面具有更强的抑制作用,从而保证了高速信号在传输过程中更高的完整性。同时,新设计出的Fly-Shu拓扑结构对以后的高速信号的PCB设计和仿真起到了很好的借鉴作用。     

DM6467与DDR2之间的PCB布线及信号完整性分析

在以DM6467为核心芯片的视频处理系统的PCB制作中,DM6467与DDR2之间的PCB布线及其信号完整性分析占据了重要地位,决定了整个系统成功与否.由于DM6467和DDR2部具有相当高的工作频率,所以他们之间的走线必须满足高速PCB布线规则,还要结合实际系统中的层叠、阻抗等,采取特殊布线方法.对于系统中的端接、串...     

FPGA与DDR2 SDRAM互联的信号完整性分析

论述了Virtex-5和DDR2?SDRAM在互联中的信号完整性问题,利用前仿和后仿的措施分析和验证了它们在不同互联拓扑结构下的信号完整性。通过原型机的测试,验证了该理论在高速电路设计中的应用有效性。     

DDR4电路设计及布局布线分析

随着嵌入式应用的性能需求越来越高,DDR的应用越来越广泛。新一代DDR的速率越来越高,电路设计过程中需要考虑的因素也越来越多,信号完整性设计变得越来越重要。且DDR的Debug过程非常繁琐,信号测试变得越来越困难,越来越不准确,而且很难验证。从DDR4实际布局布线出发,介绍了DDR4布局布线方面的部分关键点及注意事项。     

基于FPGA的DDR3协议解析逻辑设计

针对采用DDR3接口来设计的新一代闪存固态盘（SSD）需要完成与内存控制器进行通信与交互的特点,提出了基于现场可编程门阵列（FPGA）的DDR3协议解析逻辑方案。首先,介绍了DDR3内存工作原理,理解内存控制器对存储设备的控制机制;然后,设计了接口协议解析逻辑的总体架构,采用FPGA实现并对其中的各个关键技术点,包括时钟、写平衡、延迟控制、接口同步控制等进行详细阐述;最后,通过modelsim仿真并进行板级验证,证明了该设计的正确性和可行性。在性能方面,通过单次读写、连续读写和混合读写三种模式下的数据读写测试,取得了最高77.81%的DDR3接口带宽利用率,在实际的SSD开发过程中能够有效提高系统的访问性能。     

基于龙芯2F处理器的CPCI主板设计

采用龙芯2F处理器设计实现了一款CPCI总线形式主板,介绍了主板关键模块的设计方案,对主板PCB设计中DDR2(double date rate 2)接口总线等关键信号的信号完整性以及电源完整性问题进行了分析,根据信号完整性经验法则对主板中的关键高速总线信号进行了优化设计,给出了设计完成后相关的实际波形效果图,验证了设...     

多核DSP芯片TMS320C6678的DDR3接口设计

多核处理器由于其性能较高,一般用于较复杂的实现功能较多的应用场合,外接高速大容量的DDR3是硬件设计需要解决的关键问题之一。本文以8核DSP芯片TMS320C6678为应用平台,介绍了该处理器外接DDR3的设计方法。文中详细介绍了DDR3的硬件接口设计、稳定参考电源设计、复位和上电时序、针对DDR3的PCB布线设计、DDR3的初始化以及读写DDR3的时序和方法。