VLSI设计形式化验证方法的综述

在本文中，作者讨论了形式验证的理论，并综述了各种形式验证的方法、系统及一些重要的应用，对形式验证的发展趋势也做了论述。     

一种可重用的验证平台结构

传统的验证方法学已经不能满足SoC验证的需求,现在通常使用验证平台来提高验证的质量.SoC的设计实际上是IP的集成设计,因此需要建立两个验证平台:IP单独验证平台和SoC集成验证平台.为了减少验证时间,提高验证质量,最有效的办法是使这两个验证平台统一,即IP单独验证平台的部分元件甚至全部元件可以直接被SoC集成验证平台重用.文中提出的验证平台结构,可以直接使IP单独验证平台的部分元件,如激励、驱动、监视器、脚本等可以直接为SoC集成验证平台所重用.     

一种可重用的验证平台结构

传统的验证方法学已经不能满足SoC验证的需求,现在通常使用验证平台来提高验证的质量。SoC的设计实际上是IP的集成设计,因此需要建立两个验证平台：IP单独验证平台和SoC集成验证平台。为了减少验证时间,提高验证质量,最有效的办法是使这两个验证平台统一,即IP单独验证平台的部分元件甚至全部元件可以直接被SoC集成验证平台重用。文中提出的验证平台结构,可以直接使IP单独验证平台的部分元件,如激励、驱动、监视器、脚本等可以直接为SoC集成验证平台所重用。     

一种基于事务的SoC功能验证方法

本文介绍了基于事务的SoC验证方法,详细说明了事务、事务处理器的概念和事务级验证平台的功能结构.Synopsys公司的RVM验证方法学是当前比较流行的基于事务的SoC验证方法,文中详细介绍了RVM验证平台的层次结构.并且以一个UART模块的功能验证为例,描述了如何利用RVM验证方法学搭建一个高效的可重用的验证平台.     

一种基于功能覆盖率的验证环境的构建方法

首先介绍了功能覆盖率和层次化Testbench,然后将两者结合起来介绍了一种基于功能覆盖率的验证环境的构建方法。论文结合作者设计的“龙腾R2”总线接口单元的验证平台,对这一方法作了详细的介绍。通过与“龙腾R1”总线接口单元的验证方法比较显示,笔者搭建的验证平台的验证时间缩短25%。     

微处理器功能验证方法研究

微处理器验证是微处理器设计的关键环节。该文探讨了微处理器模拟、硬件仿真、形式验证等方法的原理、特点和适用场合,提出了进行多层次微处理器功能验证的总体思路。     

基于事务的功能验证方法及其在设计验证中的运用

介绍了基于事务的验证方法,把验证工作提高到一个更高的抽象层次,减少了验证中对信号级时序细节的考虑,更注重于事务级行为的验证,并可提高验证代码编写的重用性,有利于提高验证的工作效率。本文主要介绍这种功能验证方法在UART设计验证中的运用及其测试平台的建立。     

SoC功能验证的特点和方法

简要分析了传统集成电路（ASIC）验证方法的特点以及将这些方法应用于系统级芯片（SoC）验证时所面临的问题。在此基础上，论述说明了模块级验证是提高SoC验证效率的基础；而基于随机测试激励的验证方法能够提升SoC的功能验证的覆盖率。另外，还介绍了用于SoC功能验证的关键方法，包括断言和RTL形式验证，Farm，随机化测试激励和功能覆盖等。     

交换控制电路功能验证平台设计

针对超大规模集成电路设计验证的复杂性,以多口以太网交换控制电路为验证对象,分析了高级验证语言的特点,研究了验证策略,设计了验证平台,实现了复杂电路的功能验证。验证结果表明,采用高级验证语言构建验证平台可有效地缩短验证周期、降低验证成本和提高验证质量。     

一种基于UVM的高层次化1394链路层验证方法

链路层是IEEE-1394高性能串行总线的一个重要组成部分,用于实现IEEE Std 1394-2008协议规定的链路层功能.为了有效模拟链路层的各种复杂工作复杂场景,并保证链路层和事务层的验证人员相互独立验证,文中从分析1394总线链路层功能特点出发,提出了一种基于UVM的高层次化1394链路层验证方法,并详细描述了...     

低硬件成本的高性能Hash算法加速器VLSI设计

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.     

一种VLSI分析的新流程

本文论述了VLSI芯片分析中面临的问题，指出了原有流程的缺点，提出了一种新的工作流程。     

利用微处理器实现ASIC芯片设计的功能验证

ASIC芯片全定制费用高、风险大、周期长。因此在全定制之前一般先用FPGA或CPLD等可编程逻辑器件做功能验证。但在一些空间极为有限、成本极低的应用场合。采用FPGA或者CPLD显然不是最佳的解决方案。而利用体积小、性能强、成本低的单片机实现芯片全定制将是一个不错的选择。按此设想。本文给出了一种基于微处理器的科学、经济、快速的ASIC芯片功能验证方案。并成功设计出用于某通信设备中的专用加密芯片。     

一种低消耗高效能的AES加密算法芯片设计

在一些便携式电子设备中,希望使用小面积、低功耗的加密芯片。首先介绍AES加密算法,结合该算法的变换特点,为了降低AES硬件实现的面积和功耗,引入CSE(Common Subex-pression Elimination)算法对其关键模块进行优化;设计了仅仅使用4个sbox和一列mixcolumn的系统结构,结构中又将加密和解密进行了有机的结合。结果表明,该设计方案有效地减小了其硬件实现时的开销。     

AISCE：一个超大规模集成电路结构级版图自动综合系统

本文从设计思想和实现路线两方面介绍了一个超大规模集成电路的自动化设计系统－ＡＩＳＣＥ系统。这是一个结构级版图自动综合系统，针对不同的设计，可以采用结构级硬件描述语言对电路进行描述，并通过优化和综合自动产生最终版图；也可以通过逻辑图编辑器对电路进行交互式编辑或通过输入电路网表对电路进行版图综合产生最终版图，对系统实际使用的验证表明，该系统具有较高的执行效率和广泛的应用前景。     

高速、可配置RSA密码协处理器的VLSI设计

通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能·基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密码处理器·该体系结构尤其适用于设计高速、高位宽RSA密码芯片;同时其可配置性能也可以满足低速、高位数、高安全性RSA系统的市场需求·另外,基于该体系结构设计的RSA加密IP,非常适合SoC的芯片设计·最后,基于该体系结构设计了一款高速1024b RSA密码加密芯片,采用0·18μm标准单元库设计,实现结果显示,芯片在150MHz时钟频率下能完成每秒5000次1024b RSA加密运算,是国内同类产品中速度最快的·     

一种并行提升小波基的设计方法与VLSI实现研究

设计了一种具有二进制特点且消失矩为4的高性能9/7小波基,提出了其VLSI高速实现结构.该小波基的提升系数的分母均可转化为2的幂次有理数,有利于简化VLSI设计.实验结果显示,其压缩性能和CDF97小波相当;在有限位宽下,其压缩性能甚至优于CDF97.新的VLSI结构实现仅需加法和移位等简单运算,可有效地减少硬件资源,缩短关键路径.通过折叠技术和重调度技术,该硬件结构转化为一种嵌入式折叠提升结构,使得每个加法运算可并行执行,关键路径可减小至接近于一个加法器的延时,达到资源的优化利用.仿真结果表明,该硬件结构最大工作频率可达到250MHz左右,可工作的最大系统频率提高到了原来的4倍左右,与传统CDF97的4级流水线结构相比,逻辑单元数减少了约66.7%,特别适合于实时高速压缩应用.     

VLSI中加法器的一种高效自测试设计

基于算术加法测试生成,提出了VLSI中加法器的一种自测试方案:加法器产生自身所需的所有测试矢量.通过优化测试矢量的初值改进这些测试矢量,提高了其故障侦查、定位能力.借助于测试矢量左移、逻辑与操作等方式对加法器自测试进行了设计.对8位、16位、32位行波、超前进位加法器的实验结果表明,该自测试能实现单、双固定型故障的完全测试,其单、双故障定位率分别达到了95.570%,72.656%以上.该自测试方案可实施真速测试且不会降低电路的原有性能,其测试时间与加法器长度无关.     

An efficient VLSI architecture and FPGA implementation of the Finite Ridgelet Transform

In this paper, an efficient architecture for the Finite Ridgelet Transform (FRIT) suitable for VLSI implementation based on a parallel, systolic Finite Radon Transform (FRAT) and a Haar Discrete Wavelet Transform (DWT) sub-block, respectively is presented. The FRAT sub-block is a novel parametrisable, scalable and high performance core with a time complexity of O(p ²), where p is the block size. Field Programmable Gate Array (FPGA) and Application Specific Integrated Circuit (ASIC) implementations are carried out to analyse the performance of the FRIT core developed.

超大规模集成电路系统设计方法综述

全面综述了当前集成电路设计方法的发展,并详细地论述了当前超吉广泛采用的自项向下,层次式和嵌入式设计方法。