一种1Hz～1GHz时钟产生电路

针对自动测试系统中对定时同步时钟的新需求,本文介绍了一种新型时钟产生电路。该电路根据不同频段采取不同的方法实现时钟信号发生,最后通过多路复用器选择时钟信号输出。这种电路产生的时钟信号频率覆盖1Hz~1GHz、频率分辨率达到μHz级,用于PXI/PXIe总线定时与同步时钟模块中,满足了自动测试系统定时与同步的需求。     

具有内部定时和低功耗的4096单元单管随机存储器

本文较详细地讨论了单管P-沟道4096单元随机存储器(RAM)。设计上的生要特点是有灵敏的读出-再生放大器,可以允许仅有0.065 Pf的存储电容。为了得到400 ns的取数时间而应用了自举原理,功耗为150 mW。采用了新的快速移位寄存器作为内部定时电路。这个定时电路产生存储器的时钟信号,从而将外部信号减少到只有一个时钟信号和1个芯选信号。芯片尺寸为3.01×4.44 mm~2。     

CPLD在电力系统微机保护装置中的应用

针对采用DSP和单片机设计的电力系统微机保护装置中DSP输入输出扩展口较少、电路设计复杂的问题,采用CPLD器件EPM7128设计了该微机保护装置的开入开出量扩展电路、握手信号电路、数据通信电路、频率测量电路等逻辑电路,着重介绍了CPLD在双CPU通信中的设计与实现。仿真结果验证了CPLD逻辑电路的正确性;在微机保护装置中的应用也表明了CPLD逻辑电路的灵活性与稳定性。     

利用PC机实现高速数据的精密定时采集

以ＰＣ机Ｉ／Ｏ扩展槽的两个空闲中断源为中断入口，采用简单、灵活的集成电路作为外部时钟电路，使晶报频率经过计数器分频而得各种时钟信号，然后利用ＰＣ机外中断功能，实现两级优先级中断。根据需要，可通过更换晶振的简便方法进一步提高定时精度和时钟速率，从而为完成各种高速数据采集提供了条件。利用本电路和程序，在８０２８６兼容机上实现了高速脉冲信号的精确定时采集，实践证明了本方法的优越性。     

一种增益自适应光电信号放大器

该文设计了一种针对光电信号的可自动调控增益的微弱电流信号放大器,该放大器使用电压比较电路与数字逻辑电路结合。电压比较电路对将输入的电压信号与设定的三个基准电压进行比较,再使用数字逻辑电路对比较结果进行处理得到增益选择信号,实现了电路根据输入信号的幅值自动选择放大增益。实验表明,该放大器可以将不同幅值的电流信号按照电路选择的增益放大到适合AD采集的幅值范围。     

一种QPSK位同步电路的设计

本文针对QPSK调制信号，提出了一种立方内插、预滤波和Gardner定时误差检测相结合实现符号位同步的电路结构。在Matlab的Altera DSP Builder环境下实现该算法的设计,并进行功能仿真，最后在Ahera StratixⅡ开发板上FPGA实现了该算法。此电路已用于实际的接收机中，工作时钟频率最高可达到130MHz，能够纠正0.1％的定时误差，性能良好。     

组合逻辑电路中的竞争与冒险

组合逻辑电路是《数字逻辑电路》中的主要内容之一。一般教材在讨论这部分内容时为了突出重点,都是以理想情况为基点而展开的,也就是说忽略了电路中的布线及门电路的延迟,电路中信号的变化也认为是“立即”完成的。但实际中,信号通过导线及门电路都有一个传输延迟时间,信号的变化也有一定的过渡过程,因此,理想情况下设计的组合逻辑     

磁光盘驱动器同步信号处理系统的研究

分别研究了窄带滤波器同步时钟提取电路和锁相环定时提取电路的特点及其定时抖动和抗干扰性能,最后提出一种新型锁相环、窄带滤波定时提取电路。     

组合逻辑电路与时序逻辑电路

在数字电路中,按照逻辑功能的不同特点即从输出与输入的关系,可分成组合逻辑电路(简称组合电路)和时序逻辑电路(简称时序电路)两大类。在组合电路中,电路的每一种输入信号的组合都对应且仅对应一个输出信号。它没有“记忆”功能,一旦输入信号消失,输出信号立即发生变化。任何一个时刻的输出信号仅取决于该     

如何用计数器实现任意分频

分频的目的在于只用一个振荡源(如石英晶体振荡器)通过分频电路得到所需的不同频率的时钟信号。下面介绍如何用计数器实现任意分频的方法。 1.计数器分频 我们知道,由计数器和门电路组成的逻辑电路称为一般时序逻辑电路。 下面以四位二进制加法计数器为例说明设计方法,其真值表见图1。 从真值表中可以看出,计数到0011     

采用集成MOS晶体管的四相逻辑电路

本文在研究移位寄存器,组合逻辑电路,原形电路(negator)和定态电路(staticisor)的基础上,描述了四相MOS晶体管逻辑的工作原理和设计。也叙述了时钟发生器的要求,给出了四相时钟发生器的设计。高抗干扰度接口电路在一些基本的图形设计时一起予以考虑。     

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。     

一种基于内插法符号同步电路的设计

提出了一种新的符号同步电路结构,采用立方插值和O&M定时误差检测相结合的算法实现符号定时同步,并通过AlteraDSPBuilder完成该电路的设计、仿真和分析,将设计用AlteraStratixIIFPGA实现,应用在实际的接收机中,证明其能纠正1%的定时误差,工作时钟频率最高可达到130MHz。     

全新的NI PXI模块为高通道系统提供精确的同步

20 0 4年 2月 17日 ,NI推出全新的PXI 665 3定时和同步模块 ,利用该模块可达 40 0 0 0通道的高通道系统 ,并提高单个机箱系统的定时功能。这一定时和同步模块为高通道系统的多机箱同步提供了时钟生成和信号路由 ,此外还能在单个PXI机箱中的模块间实现精确的同步。它的特点在于板上时钟路由、PXI触发和星型触发信号 ;能够导入和导出极为稳定的时钟参考 ;并且能以 711nHz的分辨率产生精确的时钟。PXI 665 3模块简化了系统开发 ,并提高了测量精度。这是通过避免电缆长度匹配和信号传输延迟这些挑战传统机架堆叠式测试系统的问题来实现的…     

一种高速高精度时钟的设计与分析

介绍了一种高性能时钟板的设计思想和电路分析.该时钟板基于频率合成器来产生高精度、高稳定度、低抖动的时钟,用于高速高精度背板测试平台.文中给出了实际时钟的性能分析指标,针对影响时钟性能的相关因素,提出高速时钟电路设计的解决方案,并深入探讨了时钟设计中的相关问题.测试结果表明所得时钟信号性能较好.     

Silicon Labs公司新增100多款时钟IC产品 扩展定时产品组合

2011年5月17日,高性能模拟与混合信号IC领导厂商Silicon Laboratories(芯科实验室有限公司)宣布对时钟IC产品组合进行重要扩展,以满足市场对具有成本效益和可编程定时元器件的强劲需求。该公司新增添了100多款时钟发生器和时钟分配器产品,可满足对成本敏感、有大批量生产需求的消费、工业、通信和嵌入式领域的应用需求。这项时钟产品组合的扩展,得益于最近对SpectraLinear公司的收购,进一步确立了Silicon Lab公司作为业界最全面的定时IC供应商的地位,可提供覆盖范围最广泛     

时序逻辑电路的分析

在历年数字电子技术考研题目中,时序逻辑电路的分析是要求重点掌握的也是必考的,时序逻辑电路的分析分同步和异步时序电路,因此,本文就同步和异步时序电路分析的题型,列举几个例题,描述出一个完整的解题思路,帮助读者提高对数字电路的解题能力时序逻辑电路的分析步骤一般有如下几步:1.看清电路根据给定的电路,首先明确电路的各个组成部分及输入、输出信号,再确定电路类型是同步时序电路还是异步时序电路,是Moore型电路还是Mealy型电路。2.写出方程⑴由电路中组合逻辑电路部分的逻辑关系,列出每个驱动方程。它反映了各触发器输入信号的组合…     

钟控定时器

笔者用市售的LED时钟面板,只增加几个元件,即制成钟控定时器。该定时器元件易购,电路简单。可预设1分钟至23小时59分的定时,适用于功率不算很大的家用电器的定时设置。工作原理:电路见附图。接上市电按下SB按钮,     

Silicon Labs新增百款时钟IC产品扩展定时产品组合

Silicon Laboratories（芯科实验室有限公司）宣布对时钟IC产品组合进行重要扩展,以满足市场对具有成本效益和可编程定时元器件的强劲需求。该公司新增添了100多款时钟发生器和时钟分配器产品,可满足对成本敏感、有大批量生产需求的消费、工业、通信和嵌入式领域的应用需求。这项时钟产品组合的扩展,可提供覆盖范围最广泛的混合信号低抖动时钟、缓冲器和振荡器等产品。     

基于SRIO传输的高速时钟电路的优化设计

随着系统电路工作频率的不断越高,在应用中对系统互连和电路间的时钟提出了更高的要求。针对在某信号处理系统的设计中,在测试中偶尔出现SRIO链路异常问题,对高速时钟的参数进行了深入分析,发现了时钟信号受到热噪声的影响引起时钟抖动,会导致SRIO链路断开。提出了增加时钟信号的过渡斜率的优化方案,改善了时钟信号的品质,试验证明系统工作稳定可靠,达到了预期效果。