基于排队网络的SPARC模拟器流水线建模研究

针对SPARC处理器指令集流水线的特点,利用开放式排队网络对SPARC模拟器的指令流水线进行建模,根据实际工程项目中SPARC指令的分布和指令在流水线模块中的流动情况,对所建立的流水线排队网络模型进行定性分析,计算路径中的总时延和路径中节点的平均时延,以及整个流水线排队网络的平均时延。通过分析时延数据,提出了改进方案。通过细分流水线模块,增加执行模块的处理节点,使各个服务台服务时间趋于均衡。最后对改进前后的流水线方案时延数据进行对比分析,在重新划分流水线之后,各段的时延分布比较均匀,消除了流水线时延过长且不均的瓶颈。     

基于拓扑简化的自相似网络相关参数分析

本文基于简单串联网络拓扑结构的简化,对拓扑简化后的自相似网络的相关参数(节点缓存、节点排队负载)进行分析.通过分析简化前后的网络的性能(平均排队延迟、平均丢包率),提出简化后网络的节点缓存模型和节点负载模型.模型分析的结果分别说明了简化后的节点缓存大小与简化前节点缓存及负载、网络自相似程度之间的变化关系以及简化后节点负载与简化前节点负载、简化前后节点缓存大小比、网络自相似程度之间的变化关系.     

M/P/C/K排队系统呼损性能研究

大量的研究表明网络中的业务量呈现自相似特征,但精确分析自相似业务流下的含多个服务装置、多缓存系统的排队性能非常困难。通过仿真得到服务时间是Pareto分布的M/P/C/K模型的平均呼损率(CBP),将它与服务时间是指数分布的传统网络排队模型M/M/C/K的CBP公式比较,结果表明,在有缓存情况下,自相似业务量导致网络的排队呼损性能劣化。     

一种用于异步流水线环性能分析的排队网络近似分析算法

异步电路的性能评测一直是异步电路设计技术研究的难点所在。本文提出了异步流水线环的一种排队网络近似分析算法。首先将异步流水线环建模为闭合阻塞排队网络,再使用近似分析算法分析阻塞排队网络的性能,包括吞吐率、响应时间等,进而得到异步流水线的吞吐率、周期时间和延迟等性能参数。通过将本文算法的计算结果和数值计算得到
的精确结果进行比较,证明了该算法的正确性和有效性。     

基于排队网络的异步非线性流水线性能分析

异步电路设计方法是现在集成电路研究的热点,得到越来越多的研究人员的关注。在异步电路设计过程中对异步流水线进行性能分析对异步电路的设计过程有着重要的指导意义,但现阶段缺乏有效的方法对异步流水线(尤其是复杂的非线性流水线)进行性能分析。而排队网络是一种能直观地对异步流水线进行建模的数学工具,但排队网络(尤其是复杂的非线性排队网络)的分析求解十分困难。本文提出了一种采用带Fork和Join的阻塞排队网络对异步流水线进行建模,采用其排队网络模型的平均周期作为异步电路的性能评价指标,并通过将其转化为等价的随机标记图对其平均周期进行分析,并给出了其平均周期的上限和下限。     

基于仿真模型的集装箱码头排队系统分析

基于Witness仿真软件建立了集装箱码头桥吊服务系统的排队系统仿真模型,通过对M/M/m排队系统参数分析,发现随着服务台数量的增大,排队系统的性能逐渐变好。各指标的变化曲线存在拐点,拐点之后变化幅度不再明显,此拐点对应的x坐标值就是桥吊配置数量的最佳值。通过对比不同排队模型进行仿真分析,认为集装箱码头桥吊服务系统的M/M/m排队系统的工作能力和效率都更高,且性能更容易改善。研究结果对码头其它节点的排队系统的分析也有参考价值。     

一种自相似网络可靠性分析模型

利用ON/OFF模型产生自相似流量,提出了一种基于排队延迟的自相似网络可靠性分析模型。将节点和到达信息流视为G/M/1/B排队模型,利用大偏差理论得到节点平均排队延迟时间,进而得到网络各种工作状态下全网平均排队延迟时间。再利用延迟阀值得到各种工作状态下的网络可靠性,进一步得到全网可靠性。通过模拟计算,得到了给定拓扑结构网络的可靠性与自相似程度、ON/OFF源数量以及节点缓存大小之间的关系。     

有限缓存双向中继系统性能分析

中继系统可以利用网络编码技术在更少的时隙内完成数据交换,显著提高系统的频谱利用率。在考虑网络编码的情况下,如何对中继节点处的缓存空间进行分配尚未被研究。在考虑实际传输开销、链路损耗、缓存有限的情况下,提出一种传输调度策略。然后利用马尔科夫理论对该系统进行数学建模和分析,进而求出系统平均吞吐量和排队时延的闭式解。蒙特卡洛仿真证明了该模型的精准性,并证实该调度策略要优于已有的传输方法,该模型还可以被用来确定一个合理的缓存大小,在保证时延的情况下,通过增加缓存空间来提高吞吐量。     

网络分组交换中的排队论模型分析

排队论模型在计算机网络通信系统中具有广泛应用,如评价网络性能,设计计算机网络等.作者通过对M/M/1和M/D/1模型的深入分析,得出了M/G/1模型中的最佳排队系统模型.     

基于非饱和负载的802.15.4网络能耗分析

为了优化802.15.4 MAC协议能耗性能,提出了一种基于退避时提前休眠的时隙CSMA/CA机制,并建立了该协议的Markov链模型。然后使用M/G/1排队系统理论对非饱和网络负载建模,并对协议主要参数进行了数学推导。最后基于该模型对网络节点能耗进行数值分析。理论分析和仿真结果表明,该模型较好的描述基于非饱和负载的802.15.4 MAC协议,网络节点能耗得到有效改善。     

模型驱动的嵌入式仿真系统设计

为解决嵌入式系统仿真应用需求多样性的问题并提高系统的开发效率,设计一种通用嵌入式仿真系统。该系统在Matlab/Simulink开发环境的基础上,采用模型驱动的方法设计仿真模型并构建仿真组件库,实现了仿真系统模型的快速建立。同时设计了多接口、可扩展的仿真器硬件结构,解决了嵌入式系统接口的多样性问题。该仿真系统具有良好的可重用性和可移植性等特点,可用于多种嵌入式软件的开发,具有现实意义。     

FILESPPA: Fast Instruction Level Embedded System Power and Performance Analyzer

In the low power embedded systems design, it is important to analyze and optimize both the hardware and the software components of the system. The power consumption evaluation of the embedded systems is very slow procedure using the instruction-level power models into the simulator. Moreover, a huge number of simulations are needed to explore the power consumption in the instruction memory hierarchy to find the best cache parameters of each hierarchy’s level. In this paper we present a methodology which is aiming to estimate the system power consumption in short time, without simulation. The proposed methodology is based on the fast instruction analysis using instruction level power models, cache memory and memory power models. Based on the proposed methodology a software tool was developed named FILESPPA in order to automate the methodology’s steps for the MIPS processor architectures. The experimental results show the efficiency of the proposed methodology and tool in term of estimation accuracy, reducing the system power estimation time of the simulation technique.     

嵌入式系统软硬件协同模拟验证环境设计与实现

介绍了一个嵌入式系统软硬件协同模拟验证环境，该环境以指令集模拟器和事件驱动硬件模拟器为基本框架，并由总线调度模型和总线界面模型提供软硬件模拟交互界面。重点讨论该环境中软硬件模拟器之间的接口设计与实现方法，最后给出一个嵌入式系统协同验证的应用实例。     

SPARC V8仿真系统设计与实现

嵌入式软件实时性、嵌入特性、反应性等特点,使得仿真测试成为嵌入式软件系统测试的一种有效测试方法。针对SPARC V8体系结构特点,综合考虑硬件系统工作流程和仿真器性能要求,提出了一种全数字仿真测试平台的设计方案。采用有限状态机构建系统模型,并对CPU仿真框架,内存系统框架,指令集仿真和测试用例生成方法等关键问题进行研究,实现了SPARC V8微处理器的内核仿真器和仿真调试器。仿真模型易于控制、移植,解决了传统测试环境中依赖硬件、灵活性差、错误难以定位等问题。     

并行处理任务级仿真环境的研究及实现

并行处理仿真为并行系统的建模分析，并行算法的模拟执行以及并行环境的性能评价提供支持，本文利用任务相关仿真时钟和重叠时间片建立了一种支持完全并和用户并发方式的并行多任务模型，并结合对不同调度算法和互连结构的仿真实验，着重分析了任务调度对系统性能的影响以及互连网络技术与通信开销的关系。同时，仿真环境还提供模拟执行的并发度曲线和任务执行踪迹供和户分析调试并行程序。     

SPARC平台模拟器源码级调试系统的研究与实现

软件模拟器采用软件思想模拟真实硬件工作情况,作为嵌入式系统研究的基础研发工具,被广泛应用于体系结构设计调优、软硬件协同设计领域。研究提出一种在SPARC指令集模拟器平台上实现源码级调试系统的方法,一方面该方法使用SPARC交叉调试器对运行于SPARC指令集模拟器上的应用程序进行源码级调试,有效避免了单独实现源码级调试器所带来的调试信息解析困难、可靠性难以验证的弊端;另一方面提出了在集成开发环境下源码级调试系统的高效集成机制,有效解决了进程间切换延时开销大、界面僵死等问题,为SPARC平台嵌入式系统开发人员提供了一种支持图形化界面的高可靠性源码级调试系统。通过具体实现分析,对整个调试系统进行了性能评估。     

嵌入式系统软件模拟器设计

利用软/硬件协同设计的方法，将嵌入式系统设计采用软件模拟系统环境来开发，通过对CPU行为、内存、中断控制器和操作系统等模块的设计，把硬件系统设计和软件系统仿真相结合。是目前嵌入式系统设计的全新的方法。通过实例对软件模拟器进行验证，表明了这种方法的可行性和可靠性，为嵌入式系统的开发提供软件系统仿真的经验。     

信息处理单元测试系统并行测试技术研究

针对信息处理单元测试的功能需求,设计实现了基于PXIe总线的测试系统,系统包括测控单元、供电单元和接口单元三个组成部分,并完成了测试系统的软件设计;根据信息处理单元测试系统实际的测试流程和所需资源的使用情况,将并行测试技术引入到系统中,重新对相互独立的测试任务进行了并行化分析,构建了该测试系统的任务调度数学模型,提出了一种改进的自适应遗传算法(即IAGA算法),解决了并行测试模块中复杂且难以优化的任务调度问题;对任务调度模型进行了算法仿真验证和实验结果分析,验证了所得解的全局性,所得出的执行序列与串行测试相比,测试效率提高了43.57%,并与其他算法进行了对比,验证了IAGA算法的可行性与优越性;最后将IAGA算法嵌入到了测试系统的软件当中,实现了该优化策略的实际工程应用。     

功耗仿真器HMSim的I/O接口功耗仿真模块设计与实现

在目前全球倡导“低碳经济”的背景下,嵌入式软件功耗已成为嵌入式系统设计的重要瓶颈,利用仿真技术实现嵌入式软件功耗的度量与实验是一种重要的开发手段。HMSim是一个高精度的指令级嵌入式软件功耗仿真器,介绍了HMSim的总体设计以及指令集仿真器结构,详细设计UART和LCD控制器等I/O接口的功能仿真模型,提出一种I/O接口功耗统计方法,最后通过运行基于μC/OS-II RTOS的应用程序,验证HMSim I/O接口功耗仿真模块的设计实现正确性。