一种新的基于固定型故障的通路时延故障可测试性分类方法

在数字电路的时延测试、时序分析和时序优化中都会用到不可测通路时延故障的识别。本文通过简单的变换将原电路展开，然后对原电路里的伪时序通路(false timing paths)和展开后的电路里的冗余固定型故障建立一种很强的关系。已经证明过通路时延故障测试是时延测试里最精确的形式。     

用不同敏化方法提高超速测试的故障覆盖率

面向小时延缺陷(small delay detect,SDDs)的测试产生方法不仅要求测试产生算法复杂度低,还要尽可能地检测到小时延缺陷。超速测试避免了因测试最长敏化通路而带来的测试效率过低的问题,而且它要求测试向量按敏化通路时延进行分组,对每组分配一个合适的超速测试频率,再采用一种可快速、准确选择特定长度的路径选择方法来有效地提高测试质量。同时,文中首次通过优先选用单通路敏化标准对短通路进行检测,对关键通路有选择地进行非强健测试,相对采用单一的敏化方法,能以很小的时间代价提高含有小时延缺陷的结点的跳变时延故障覆盖率(TDF)。在ISCAS’89基准电路中对小时延缺陷的检测结果表明:用不同敏化方法进行测试产生,能在低的cpu时间里取得更高的跳变时延故障覆盖率。     

时序敏感的3D IC绑定优化方法

工艺波动下3D IC的成品率受绑定策略的影响较大.为了减少不当绑定造成的成品率损失,提出一种基于关键通路时延的3D IC绑定优化方法.通过绑定前时延测量得到待绑定芯片各层的时序特性,利用不同层上的通路进行时延互补,使用"好"的芯片挽救"坏"的芯片;把最大成品率问题抽象成二分图的最大匹配问题,提出了分级和啮合两种绑定优化算法,采用增广路经算法进行求解.实验结果表明,相对于不考虑工艺波动的随机绑定方法,采用文中方法有效地提高了3D IC的成品率.     

针对串扰引起的时延故障的测试产生

串扰的出现可能会导致电路出现逻辑错误和时延故障．因此，超深亚微米工艺下，在设计验证、测试阶段需要对串扰问题给予认真对待．由于电路中较长的通路具有较短的松弛时间，因此容易因为串扰问题产生时延故障．针对这类故障给出了一个考虑较长通路上串扰现象的时延故障测试产生算法，该算法采用了波形敏化技术．实验结果表明，采用文中的技术可以对一定规模的电路的串扰时延故障进行测试产生．     

基于测量的时延故障诊断

与时延测试相比,时延故障诊断需要更精确的故障模型。该文提出了采用精确测量的时延模型和时延故障模型。在这种模型下,利用电路通路图的原理,得到与被测电路的拓扑结构有关的一个精简测试集。测试集的大小与电路的大小保持线性增长关系;其中的每一个测试对应于一条通路的单跳变敏化向量,将测试集中的单跳变敏化向量送入被测电路,可以用测试仪测量相应通路的延时,得到电路关于此测试集的时延故障症候。该文对时延故障症候提供     

RTL和门级结合的处理器时延测试产生方法

针对处理器的数据通路中的通路时延故障，提出一种基于指令集的处理器时延测试产生方法．对于每条指令提取出状态矩阵，并基于状态矩阵将通路分为功能不可测（FUPs）和潜在功能可测的（PFTPs）．对PFTPs记录潜在测试指令（序列）组合，提取控制和数据约束，在门级进行有约束的非强健时延测试产生．最后的测试指令由控制指令（序列）＋潜在测试指令（序列）＋观测指令（序列）构成．     

串扰时延故障的SAT-ATPG算法研究

随着芯片运行速度不断提高,对串扰时延的测试已成为一个迫切需要解决的问题;文中提出一种面向多条攻击线的受害线上最大串扰噪声的测试生成方法;此方法建立了串扰通路时延故障模型、分析了布尔可满足性问题、讨论了七值逻辑,研究了串扰时延故障测试转换为CNF的逻辑表达式,在非鲁棒测试条件下约简CNF范式,并提出了串扰时延故障的SAT-ATPG算法;最后通过实例分析,对本文算法进行验证;结果表明:该算法对串扰时延故障的测试矢量的生成是有效的。     

考虑时延偏差的数字电路时延测试综述

先进集成电路工艺下,时延测试是数字电路测试的一项重要内容。各种时延偏差来源如小时延缺陷、工艺偏差、 串扰、电源噪声、老化效应等,影响着电路的额定时钟频率,是时延测试中需要考虑的因素。文章在介绍电路时延偏差 问题的各种来源的基础上,给出了针对不同的时延偏差问题所涉及的分析、建模、测试生成与电路设计等关键技术。进 一步介绍了中国科学院计算技术研究所近年来在考虑时延偏差的数字电路时延测试方面所做的研究工作,包括：考虑串 扰/电源噪声的时延测试、基于统计定时分析的测试通路选择、片上时延测量、超速测试、测试优化、在线时序检测等方 面。文章最后对数字电路时延测试技术的发展趋势进行了总结。     

通路时延可控的时序驱动多级划分算法

提出一种可以控制荚键通路时延的时序驱动多级划分算法．首先通过聚类保护降低关键通路被分割的几牢,减小后续操作对最小割目标的影响;然后使用划分保护控制通路被分割的次数,将关键通路时延限定在指定时钟周期之内．该算法只对最底层网表进行一次时序分析,克服了现有基于通路的时序驱动多级划分算法无法完全控制关键通路时延,需要对所有层次的网表进行时序分析的缺点．实验结果表明,该算法可得到较小的超边割值和通路时延值．     

面向串扰时延效应的时序分析方法及在集成电路测试中的应用

随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间.     

一个有效的通路时滞故障测试生成系统DTPG

本文提出了一种两向量测试模式下的通路时滞故障分类，并在此基础上设计并实现了一个有效的通路时滞故障测试生成系统ＤＰＴＧ，该系统可识别强健可测通路、非强度可测通路和功能可敏化 通路。     

高空台压力测试系统气路延时分析

压力测试系统中管路延时对系统的测试时延有着重要影响。本文分析了高空台压力测试系统管路部分在理想状态下、考虑管路摩擦、热交换和管路变化几种状态下的气路延时,并将理论值与实验值进行了分析对比,得出了整个气路部分的延时范围。     

基于仿真分析的端到端最小包时延测量方法

端到端最小包时延作为反映端到端路径拓扑特征的基本指标得到广泛应用，但目前缺少对最小时延测量方法的研究。以仿真为手段定量分析了在不同路径长度下最小时延的可测性，并建立了反映探测包数量与路径长度关系的线性方程。以此为基础，提出一种基于仿真分析的最小时延测量方法。在互联网的实际测量表明该方法能以较小的测量开销获得较准确的最小时延测量结果。     

Exploiting deterministic TPG for path delay testing

Detection of path delay faults requires two-pattern tests.BIST technique provides a low-cost test solution.This paper proposes an approach to designing a cost-effective deterministic test pattern generator(IPG) for path delay testing.Given a set of pre-generated test-pattern generator(TPG) for path delay testing.Given a set of pre-generated test-pairs with pre-determined fault coverage,a deterministic TPG is synthesized to apply the given test-pair set in a limited test time.To achieve this objective,configuable linear feedback shift register(LFSR)structures are used.Techniques are developed to synthesize such a TPG.which is used to generate an unordered deterministic test-pair set.The resulting TPG is very efficient in terms of hardware size and speed performance.SImulation of academic benchmark circuits has given good results when compared to alternative solutions.     

Generating tests for delay faults in nonscan circuits

A delay test method that allows any sequential-circuit test generation program to produce path delay tests for nonscan circuits is presented. Using this method, a given path is tested by augmenting the netlist model of the circuit with a logic block, in which testing for a certain single stuck-at fault is equivalent to testing for a path delay fault. The test sequence for the stuck-at fault performs all the necessary delay fault test functions: initialization, path activation, and fault propagation. Results on benchmarks are presented for nonscan and scan/hold modes of testing     

考虑逻辑门延时的冗余固定故障检测方法

提出利用瞬态电流测试(IDDT Testing)方法检测数字电路中的冗余固定故障。检测时采用双向量模式,充分考虑逻辑门的延时特性。针对两类不同的冗余固定故障,分别给出了激活故障的算法,在此基础上再对故障效应进行传播。SPICE模拟实验结果表明,该方法能有效地区分正常电路与存在冗余故障的电路,可以作为电压测试方法的一种有益的补充。     

基于音频的多媒体网络性能测试分析

时间同步是测试中的一个难点，现有的测试方法大多都是测试往返时延，以避开时间同步，但得到的抖动误差很大，所以对单向时延的精确测量是获取网络抖动的前提。该文通过测试发送端和接收端的往返时延，结合RTP协议和数学公式的推导，给出通过测得的往返时延计算出单向时延的方法，并对实际的多媒体网络性能进行了测试。     

Internet延迟瓶颈的测量与分析

网络速度一直是人们非常关注的问题，而包延迟是评价网络速度的一个重要参数。该文对路由中延迟最大的链路——延迟瓶颈——进行了研究。文章首先提出了延迟瓶颈的计算方法和两个必要的修正算法，通过对世界范围内的47个节点之间的延迟进行一个月测量和进一步的深入分析，得到了如下结论：(1)Internet中绝大多数路径的延迟瓶颈消耗了端到端延迟的1／3或更多。(2)路径中存在多个延迟瓶颈，90％的路径存在一个出现次数超过一半的延迟瓶颈，同一路径中不同瓶颈延迟的差异较小。(3)延迟瓶颈较多出现在传输网，且多出现在AS内部。(4)目前Internet中的绝大多数路径处于轻负载状态，瓶颈延迟主要由传播延迟造成。