3.3V/0.18μm恒跨导轨对轨CMOS运算放大器的设计

基于0.18μm CMOS工艺,设计了一种3.3 V低压轨对轨(Rail-to-Rail)运算放大器。该运算放大器的输入级采用3倍电流镜控制的互补差分对结构,实现了满电源幅度的输入输出和恒输入跨导;输出级采用前馈式AB类输出控制电路,保证了轨对轨的输出摆幅以及较强的驱动能力。仿真结果表明,直流开环增益为120 dB,单位增益带宽为5.98 MHz,相位裕度为66°,功耗为0.18 mW,在整个共模范围内输入级跨导变化率为2.45%。     

一种低压恒跨导轨对轨CMOS运算放大器设计

介绍了轨到轨恒定跨导运算放大器输入级电路设计。所提出的电路通过使用虚拟输入差分对动态地改变输入差分对的尾电流来获得恒定跨导gm。引起总跨导gm变化的因素是输入对和虚拟输入对在共模输入电压变化时不能同时生效,当输入对关闭时输入对的尾电流晶体管处于三极管区域当共模电压变化时,虚拟输入对将在输入对之前从截止区域进入亚阈值区域。在低电源电压设计中,此因素的影响更突出。为了解决这个问题,采用添加补偿电流源到每个虚拟输入差分对的尾电流晶体管,以降低跨导gm的变化。所设计的运算放大器输入级的gm变化误差约为±2%。     

基于SOC应用的运算放大器IP核设计

基于SOC应用,采用TSMC 0.18μm CMOS工艺,设计实现了一个低电压、高增益的恒跨导轨到轨运算放大器IP核.该运放采用了一倍电流镜跨导恒定方式和新型的共栅频率补偿技术,比传统结构更加简单高效.用Hspice对整个电路进行仿真.在1.8V电源电压、10pF负载电容条件下,其直流开环增益达到103.5dB,相位裕度为60.5度,输入级跨导最大偏差低于3%.     

一种恒跨导满幅CMOS运算放大器设计

针对满幅运算放大器输入级跨导不恒定和简单AB类输出级性能较差这两个问题,采用两路结构相同的最小电流选择电路来稳定输入级的总跨导;浮动电流源控制的无截止前馈AB类输出级减小了交越失真,实现了运放的满幅输出;该电路采用0.6μm的BiCMOS工艺设计;利用Hspice进行仿真验证,结果表明,在0～3V输入共模范围内,输入级跨导的变化小于3.03%,开环增益94.7dB,单位增益带宽为7.2MHz,相位裕量为65°.     

一种高速施密特触发器的设计

在数字隔离器系统中,因为存在电路寄生效应和随机噪声,数字信号的波形会发生严重畸变。针对该问题,提出了一种电压—电流模式高速施密特触发器,该电路能有效还原信号的波形。电路主体结构采用电流放大器和跨导运算放大器相结合,在输入高速数据时,电流放大器提供了快速的前馈通路来增加比较器的响应速度,实现施密特触发器的高速翻转。设计采用GF＿0.18μm＿BCD工艺,在电源电压5 V的条件下,可实现500 MHz高速信号的整形,信号的传输延时为652 ps。     

一种高性能误差放大器的设计

给出了一种运用于高压DC-DC BUCK转换器的新型高性能误差放大器的设计方案。其核心模块采用差分运算跨导(OTA)三级放大结构来实现高增益,低时延等性能,同时采用0.6μm BCD HSPICE模型进行了仿真。结果表明:不同条件下的共模抑制比(CMRR)、电源抑制比(PSRR)分别在120 dB和70 dB左右,瞬态上升和下降时延均在百纳秒级,且变化范围很小。     

一种改进型电调谐电流差分跨导放大器的设计

设计了一种电流增益和跨导均可线性调节的电调谐电流差分跨导放大器(ECDTA)。电路改变了电流单位增益传输的固有模式,采用工作于弱反型区的MOS管跨导线性环,得到了可电调谐的电流增益;跨导放大级采用CMOS对管和浮地电源交叉耦合放大器,在传输特性的非线性误差不大于1%时,电路的差动输入电压范围可达±2.8 V。采用SMIC 60 nm CMOS工艺进行设计,在±0.9 V电源电压下仿真表明,电流传输增益可在0.105~8.98范围内线性调节,跨导值可在0.056 m S~0.204 m S范围内线性调节;电路总功耗仅为0.31 m W。     

基于电感源极退化技术的高线性混频器设计

基于电感源极退化技术设计了一款新颖的高线性度正反馈跨导放大器,并且将该跨导放大器应用于折叠结构式混频器当中。通过抵消反相器和辅助放大器之间的三阶跨导分量,改善了其线性度。电路采用TSMC 0.13μm CMOS工艺进行设计与仿真,完成了版图设计与流片。与传统结构相比,该混频器的输入三阶交调点IIP3高达8.6 dBm,噪声系数为10.9 dB,增益高达14 dB,并且取得了更优的归一化FOM指标。     

基于OTA的8阶巴特沃斯滤波器

巴特沃斯低通滤波器在其通带内具有最平坦的幅度特性,因而得到了广泛应用。实现巴特沃斯滤波器通常使用电压型运算放大器与电阻、电容构成,元件值设定复杂,对电阻、电容的精度要求很高,且对巴特沃斯滤波器参数进行整定时很复杂。采用电流模式的OTA跨导运算放大器实现巴特沃斯滤波器,其电路结构简洁,元件间成比例关系,与元件值精度无关,这提高了滤波器的稳定性,同时滤波器参数易调。     

一种Rail-to-Rail运算放大器设计

基于SMIC 0.18μm CMOS混合信号工艺设计了一种低功耗轨对轨运算放大器,并用Specie仿真器对运放的各种性能参数进行了仿真.运放采用3.3V电源,输入共模电压和输出摆幅均达到了轨对轨,输入级跨导在整个输入共模电压范围内仅变化15%,直流开环增益为99dB,单位增益带宽为3.2MHz,相位裕度为59°(10pF负载电容),功耗为0.55mW.     

1.9GHz低电压低功耗CMOS射频低噪声放大器的设计

针对1.9GHzPHS和DECT无线接入系统的应用,提出了一种可工作于0.9V低电压的CMOS射频低噪声放大器,并对其电路结构、噪声及线性度等主要性能进行分析。该电路基于传统的折叠结构低噪声放大器,利用晶体管线性补偿技术,实现了低压低功耗下的高线性度。采用TSMC 0.18μm CMOS工艺模型设计与验证。     

一种超宽带低噪声放大器

提出一个共源共栅结构的超宽带低噪声放大器。该电路基于台积电0.18μmCMOS工艺,工作在3GHz～5GHz频率下,用来实现超宽带无线电。仿真结果表明,该低噪声放大器有最大13.6dB的增益。整个频段噪声系数小于1.9dB。输入和输出反射损耗都小于-11dB。一阶压缩点在-15dBm左右。功耗为18.7mW。     

Design of a power efficient,high slew rate and gain boosted improved recycling folded cascode amplifier with adaptive biasing technique

This paper presents an adaptive Improved Recycling Folded Cascode (IRFC) amplifier with improved gain, high slew rate, high phase margin and reduced power consumption. The proposed design is implemented using 180 nm technology with a supply voltage of 1.8 V and a capacitive load of 1 pF. The proposed design is compared with basic two stage op-amp, cascode amplifier and conventional recycling folded cascode amplifier (RFC). Analysis demonstrates that the flexible structure of IRFC with adaptive biasing shows an improvement in gain to 87.74 dB, approximately three times enhancement in slew rate to 53.8 V/µs when compared with the design specifications. The phase margin was observed to be 64.86°. The design also reports an increase in output swing. The gain increases to 109 dB when a cascode stage is added to the IRFC structure.

     

A broadband hybrid GaN cascode low noise amplifier for WiMax applications

This article reports a Microstrip design for low noise amplifier (LNA) using a packaged commercial GaN‐on‐SiC high electron mobility transistor (HEMT). A cascode configuration with an inter‐stage matching and an independent biasing technique was used. A lumped elements design was first developed, analyzed, and simulated in ADS. Then the design was implemented using microstrip technology and simulated using the momentum EM simulation in ADS. The LNA is easy to fabricate, has a low cost, and can be easily modified for other applications. The proposed GaN LNA showed a gain of 13.5 dB with a noise figure (NF) of 3 dB from 2.8 to 3.8 GHz.     

一种两级误差放大器结构的LDO设计

基于SMIC 0.18μm CMOS工艺,设计了一种两级误差放大器结构的LDO稳压器。该电路运用两级误差放大器串联方式来改善LDO的瞬态响应性能,采用米勒频率补偿方式提高其稳定性。两级放大器中主放大器运用标准的折叠式共源共栅放大器,决定了电路的主要性能参数;第二级使用带有AB类输出的快速放大器,用来监控LDO输出电压的变化,以快速地响应此变化。电路仿真结果显示:在电源电压为5 V时,输出为1.8 V,输出电压的温度系数为10×10-6/℃;当电源电压从4.5 V到5.5 V变化时,线性瞬态跳变为48 mV;当负载电流从0 mA到60 mA变化时,负载瞬态跳变为5 mV。且环路的相位裕度为74°,整个电路的静态电流为37μA。该电路结构的瞬态跳变电压值远小于其他电路结构,且能实现低功耗供电。     

低功耗低噪声CMOS放大器设计与优化

分析了两种传统的基于共源共栅结构的低噪声放大器LNA技术:实现噪声优化和输入匹配SNIM技术并在功耗约束下同时实现噪声优化和输入匹配PCSNIM技术。针对其固有不足,提出了一种新的低功耗、低噪声放大器设计方法。     

T/R组件中高线性度低噪声放大器的设计

利用线性化补偿技术设计了一个位于接收前端T/R组件中的高线性低噪声放大器,通过在常用共源共栅电路中加入线性辅助电路实现。该电路在其他指标基本不变的情况下,线性度提高约15 dB。采用CMOS 0.18μm工艺设计该电路。     

基于OTA的多涡卷混沌电路的设计

提出了一种用跨导运算放大器（Operational Transconductance Amplifier,OTA）实现多涡卷混沌电路的方法。根据运放实现的蔡氏二极管分段线性特性,用OTA代替运放后拟合出了相同的蔡氏二极管非线性特性,实现了基于OTA的蔡氏电路;在此基础上通过扩展转折点电压,设计出了基于OTA的多涡卷混沌电路。 Pspice仿真验证了理论分析的正确性。文章提出的电路易于调节,理论上能实现任意涡卷混沌吸引子,电路适于高频应用。     

驱动级功率放大器的设计与实现

设计了一个工作频段在902 MHz～928 MHz,输出功率为19 dBm、功率增益高达27 dBm、应用于射频识别(RFID)系统的驱动级功率放大器。为缩短功率放大器的研发周期并提高其开发的成功率,设计运用了仿真优化和实际测试相结合的方法。测试结果与仿真结果的高度一致性验证了这种方法的有效性。     

A systematic design of 1.5–9 GHz high power–high efficiency two‐stage GaAs PHEMT power amplifier

In this article, a systematic design approach for a Class‐A operated wideband power amplifier is presented. The power amplifier structure comprises of two transistors in the cascaded single stage traveling wave amplifier topology. A power amplifier was designed by using the systematic approach and fabricated with 0.25 μm GaAs PHEMT MMIC process. The amplifier has an area of 3.4 × 1.4 mm². Measurement results show that almost flat gain performance is obtained around 15 dB over 1.5–9 GHz operating bandwidth. In most of the band, with the help of a wideband load‐pull matching technique, the amplifier delivers P_o,sat and P_o,1dB of around 30 dBm and 28 dBm where the corresponding power added efficiencies are >50% and >36%, respectively. It is shown that the proposed design approach has the advantage of simple and systematic design flow and it helps to realize step‐by‐step design for the designers. © 2014 Wiley Periodicals, Inc. Int J RF and Microwave CAE 24:615–622, 2014.