用于体全息存储系统的调制-阵列码的设计与实现

为克服传统体全息存储系统在读出数据的处理过程中信息利用低的问题，提出了一种具有新的编码结构的改进调制码：调制－阵列码，它是一种调制码与纠错码紧密结合的编码技术。同时采用了与其相适应的软判度量方法。在此基础之上综合调制码探测，软判决，阵列码纠错和Turbo码译码原理，形成了一种新的迭代译码算法。初步实验结果表明：在信道信噪比较低且有起伏。信道噪声参数不好统计的情况下，它能充分利用输入信号所包含的信息，获得较好的解码结果。     

利用图像传感器的光电轴角编码器编码研究

研究了绝对式角度编码器的编码原理及解码方法.在分析国内外已有编码原理的基础上,提出了一种以位移连续码为基础的新型码盘图案,该码盘在背景光照射下,由图像传感器进行光学图像采集,快速数字化后经代码识别算法获取绝对位置信息.该图形简单,制作方便,类似于增量式编码器图案,但实现了绝对式编码,易于实现编码器的小型化.实验结果表明该系统设计及理论依据是完全正确的.     

Turbo码在无线环境中的性能分析

Turbo编码显示出能够达到接近Shonnon理论极限的译码性能,这在信道编码领域具有极其重要的作用。设计了一种Turbo码编码器,并结合瑞利信道模型,给出了解码结构,推导了解码算法,进行了仿真实验,并得到了较好的仿真结果。     

RLL（2，12；8，15）调制码设计与FPGA实现

在分析现有光盘调制码的基础上,提出了一种新的RLL(2,12;8,15)编码。给出了码的构造方法和编解码步骤,并与几种常见的游程长度受限码进行了比较,分析了其优缺点,在FPGA上完成硬件实现。     

第二代数字广播电视系统前向纠错编码硬件实现研究

分析了DVB-S2中BCH码LDPC码的特点,给出了一种面向FPGA的BCH和LDPC码级联码编码器的实现方案,并采用Verilog HDL语言在Virtex 4 xc4vlx60芯片上实现了编码器的设计。设计中BCH码主要由移位寄存器构成,LDPC码则采用多个B10ckRAM存储校验位,实现了与同一信息位关联的所有校验位的并行处理,提高了编码速度。综合结果表明:该编码器的吞吐量约为64.30 Mb/s,在占用资源较少的情况下满足了DVB-S2标准的要求。     

一种改进的RFID中的密勒解码方法

在分析密勒调制副载波技术的基础上,根据其编码特征,设计了一种简单的解码器。首先对来自标签的突发数据帧进行异或运算,然后根据异或运算结果解码,最后根据解出码判断数据帧的开始与结束。     

一种新型的增量式序位码编码器

提出了一种多探头k分割编码结构原理及一种新型的增量式序位码编码器结构，可有效地增加码盘容量．提高分辨率并减少码道标志数，可缩小码盘尺寸．     

基于全局距离最优的抗污染极短纠错码设计

针对现有二维码在复杂环境中抗污染能力弱、解码速度慢的问题,提出了一种基于全局距离最优的抗污染极短纠错码。首先,构建了表征污染环境的凹凸多边形数学模型;然后,设计了采用3个编码点表示一个目标数据位的极短纠错码;最后,设计了在有限约束域内全局距离最优的编码点的编排方法,并给出了对应的解码算法。对极短纠错码的抗污染能力和识别速度进行了仿真评估,并与经典的BCH码进行了对比。结果表明,当目标数据长度为18、编码点数为63时,极短纠错码在同等污染环境中识别准确率接近BCH码,而解码速度是BCH码的130倍。所提编码还具有结构简洁明确、编码点数适应能力强、易于标准化推广应用等显著优点。     

压缩型顶点链码的研究

提出了两种新的压缩型顶点链码的编码方法。根据图像边界的顶点链码中通常包含大量的两个顶点的连续编号的特点,用0和9分别代替常规顶点链码的1和3,而用1到8这8个数字直接表示连续出现率最高的编号2及其数量,研究了一种动态顶点链码。将链码顶点分为1、2、3和1与3的组合4种类型,用一个字节的高位区和低位区分别表示链码编号及其连续数量,研究了一种压缩型顶点链码。结合一种编码综合效率评价方法,通过与现有的链码进行比较,结果表明本文所研究的链码不仅具有50%~70%的编码压缩比,而且编码或解码的效率也提高了10%~40%,即具有更好的实时性。     

一种基于二次扩展的准循环类RA码编码器的设计

利用RA码易于实现线性复杂度编码的特点,提出了一种新的类RA码的编码器设计方法。该编码器设计方案基于一种特殊的二次扩展的方法,构造的校验矩阵H具有准循环结构,节省校验矩阵存储空间,对码长和码率参数的设计具有高度的灵活性。该编码器的编码算法利用迭代计算求校验位的值,编码器算法复杂度与码长成线性关系,易于编码。计算机仿真结果表明,在加性高斯白噪声信道条件下,该编码方案能取得与Mackay随机码相当甚至更好的性能。     

一种Turbo乘积码编译码器的设计与实现

分析了Turbo乘积码的线性编码和基于Chase算法的软输入软输出迭代译码方法,讨论了硬件可实现的低延迟编码器、译码器应具有的结构特点,并采用此方法设计了1个长度为1024bit、码率66％的Turbo乘积码。该编码器工作时钟和输入数据速率相同,译码器则需要3倍于输入数据速率的时钟,译码器理论吞吐率可达60Mb／s。实测结果表明,其性能和仿真值相差不大于0．4dB。     

基于C语言的Turbo码的DSP实现

介绍了Turbo码的编译码基本原理，在详细研究Log-MAP算法的基础上，用V05．0编写了状态转移表生成子程序，Turbo交织表生成子程序和Turbo码译码程序等几个对Turbo码进行仿真最重要的函数，并在DSP上实现了通用的Turbo码编译码器。     

非规则LDPC码及编解码器研究

提出一种非规则低密度奇偶校验码（LDPC）的联合构码、编解码方案。在一定的约束条件下，构造了基于准循环码和重复累加码的非规则LDPC码集。提出该码集的通用编码器和解码器构架。实验结果表明，这种非规则码集在高码率情况下，性能优于DVB-S2，具有优秀的纠错性能，还可以映射到精简的编码器和高速的解码器。     

Verifying the Implementation of an Error Control Code

This document describes how the FORTE STE-based formal verification system was used to verify the RTL implementation of an error control code. The error control code considered is linear: its encoder and decoder proceed by matrix multiplication. Although that function is in essence combinational, its implementation in a high-performance microprocessor is done in a pipelined fashion. The additional state elements introduced by the pipelining quickly push an SMV-style model checker to its capacity limits. With the case-study presented in this document, we show that an STE-style model checker is better suited for this problem. We present two instances of the ECC verification problem. For the first we were able to combine an encoder and a decoder into one model for verification. For the second, such a combination was not possible and we resorted to verifying properties of a matrix that we extracted from the implementation.     

GM网格矩阵码的纠错技术研究

介绍了Grid Matrix (GM)网格矩阵二维条码的相关概念和其纠错编译码技术的原理及其应用.利用优化的Berlekamp-Massey迭代算法,钱氏搜索算法,Forney算法和改进的一位误码快速纠错算法实现了适用于GM二维条码纠错的Reed-Solomon (RS)码的译码.同时,给出了在GM纠错码的伽罗华域GF(27)中的运算规则和快速实现方法,提高了GM纠错编译码的效率,满足了实际应用中的性能要求,为实现GM二维条码的纠错编译码提供了一个完整的解决方案.     

基于结构感知双编码器的代码注释自动生成

在软件开发过程中,性能良好的代码注释工具能够提高开发效率并降低维护成本。部分研究者将代码注释自动生成看作将源代码翻译成自然语言注释的翻译任务,但仅考虑源代码的序列信息而忽略了代码内部的结构特性。为此,在常见端到端翻译模型的基础上,利用代码抽象语法树将源代码的结构信息嵌入到编码器解码器翻译模型中,提出一种基于结构感知的双编码器解码器模型,该模型综合考虑源代码的序列信息与代码内部的结构特性。在真实数据集上的实验结果表明,相比PBMT、Seq2seq模型,该模型的BLEU得分较高,且生成的注释更准确和易读。     

基于VHDL语言的卷积码和Viterbi译码的实现

介绍并用VHDL语言实现了卷积编码和维特比译码。根据编码器特征设计了一种具有针对性的简洁的维特比译码器结构,并通过ModelSim平台验证了该设计的正确性。     

A system for a new two-dimensional code: Secure 2D code

A new 2D code called Secure 2D code is designed in this paper, both encoder and decoder are also proposed. Secure 2D code can store any kind of data and provides high security. With regard to security, the input data is divided into two parts: general and secret. The general data is transformed into a 2D code pattern, then secret data is hidden in the 2D code pattern. To raise the reading speed and allow various reading environments, some features are added around the 2D code pattern boundary. As to the reliability, RS code is adopted to treat damaged patterns. Received: 9 September 1997 / Accepted: 2 March 1998     

DTMF音产生与检测的DSP实现方法研究

描述双音多频(DTMF)音产生与检测算法的TMS32OC55X实现。首先介绍DTMF音产生与检测算法的理论背景知识,接着对具体的数字信号处理(DSP)实现进行详细分析。采用缓冲的概念,DTMF编解码器在速度上实现高性能,降低了调用子程序的额外开销。编解码器设计成可调用C可嵌套函数,使用户可以在C环境建立多通道音频检测而无需另外加入大量的代码,易于植入到任何给定的电话系统。最后验证了代码的速度并给出对存储空间的要求。所需的MIPS和对内存的要求同时降至理想状态。     

An enhanced one-dimensional SPIHT algorithm and its implementation for TV systems

In general, to achieve high compression efficiency, a 2D image or a 2D block is used as the compression unit. However, 2D compression requires a large memory size and long latency when input data are received in a raster scan order that is common in existing TV systems. To address this problem, a 1D compression algorithm that uses a 1D block as the compression unit is proposed. 1D set partitioning in hierarchical trees (SPIHT) is an effective compression algorithm that fits the encoded bit length to the target bit length precisely. However, the 1D SPIHT can have low compression efficiency because 1D discrete wavelet transform (DWT) cannot make use of the redundancy in the vertical direction. This paper proposes two schemes for improving compression efficiency in the 1D SPIHT. First, a hybrid coding scheme that uses different coding algorithms for the low and high frequency bands is proposed. For the low-pass band, a differential pulse code modulation–variable length coding (DPCM–VLC) is adopted, whereas a 1D SPIHT is used for the high-pass band. Second, a scheme that determines the target bit length of each block by using spatial correlation with a minimal increase in complexity is proposed. Experimental results show that the proposed algorithm improves the average peak signal to noise ratio (PSNR) by 2.97 dB compared with the conventional 1D SPIHT algorithm. With the hardware implementation, the throughputs of both encoder and decoder designs are 6.15 Gbps, and gate counts of encoder and decoder designs are 42.8 K and 57.7 K, respectively.